2026年，想用FPGA和开源RISC-V核（如CVA6）搭建一个‘教学用超标量处理器模拟与验证平台’作为科研项目，在实现乱序执行和分支预测时，FPGA上该如何进行性能 profiling 和瓶颈分析？
我是计算机体系结构方向的博士生，想用FPGA搭建一个可配置的RISC-V超标量处理器平台，用于研究微架构优化（比如不同的乱序执行窗口大小、分支预测算法）。选择CVA6（原名Ariane）作为基础。我的困惑在于，当我在FPGA上实现不同的微架构变体后，除了看最高频率和资源占用，应该如何系统性地进行性能分析和瓶颈定位？比如，如何高效地采集和分析IPC（每周期指令数）、分支误预测率、缓存命中率等关键性能指标？是需要自己在设计中插入性能计数器，还是利用FPGA的调试工具（如ILA）动态抓取？希望得到一些方法论上的指导。我要回答answer.notCanPublish回答被采纳奖励100个积分
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