FPGA萌新成长记
从面试官角度来说,问形式验证主要是考察你的验证方法论是否完整。现在UVM大家都会,形式验证就成了区分度。问题会分层:第一层,基础概念和工具使用(比如形式验证分类、你用过的工具流程);第二层,SVA编写能力(可能给段代码让你找bug或写属性);第三层,设计思维(如何规划形式验证策略、解决复杂度问题)。
数学原理如CTL、不动点,除非面研究院,否则很少问。但你需要理解“形式验证是数学证明”这一本质,所以属性必须精确。常见坑是:属性写得太松漏bug,或者太紧导致假失败。面试时可能会追问:你写的属性覆盖了哪些设计意图?如何验证属性本身是对的?
建议你重点准备:1. 清晰解释等价性检查(用于RTL-netlist比对)和属性检查(用于功能验证)的区别;2. 准备一个状态空间爆炸的实际处理例子;3. 总结形式验证的优缺点,以及它在你项目流程中的位置。把这些讲明白,比死磕理论有用多了。
