2026年，作为微电子专业应届生，想应聘‘芯片数字后端设计工程师’，面试官通常会问哪些关于物理设计流程（如Floorplan、CTS、Routing）和时序收敛的实际问题？需要自己用Innovus或ICC2跑过完整流程吗？
我是微电子专业2026届的应届生，主修数字IC设计，对数字后端很感兴趣。在校期间主要用FPGA做项目，也自学了数字后端的基础知识，但缺乏实际的ASIC流片项目经验。最近在准备春招，目标岗位是芯片数字后端设计工程师。想请教一下，面试这个岗位时，面试官通常会深入考察物理设计全流程的哪些环节？比如Floorplan的考量因素、时钟树综合（CTS）的优化目标、布线（Routing）后的时序签收（Timing Sign-off）等。另外，他们是否会非常看重候选人是否用Innovus或ICC2等工业级EDA工具独立完成过一个模块从Netlist到GDSII的完整流程？如果只有学校提供的有限MPW项目经验或者仅仅是课程实验，该如何在面试中有效展示自己的理解和潜力？
逻辑设计新人Leo
