2026年，想用FPGA和开源软核（如VexRiscv）搭建一个‘可配置的物联网安全协处理器’作为毕设，如何实现国密算法硬件加速并与主处理器安全交互？
我的毕设题目想做物联网安全相关的，计划在FPGA上用VexRiscv软核作为主控，然后设计一个协处理器来硬件加速SM2/SM3/SM4等国密算法。主要困惑点在于：1. 如何设计高效的协处理器架构，通过AHB或AXI总线与软核通信？2. 国密算法的硬件实现有哪些优化技巧（比如SM4的S盒优化）？3. 如何设计安全的数据通路，防止侧信道攻击？这个方向的毕设难度大吗？对找芯片安全相关的工作有帮助吗？我要回答answer.notCanPublish回答被采纳奖励100个积分
电子爱好者小张
