Verilog小白学逻辑从参赛角度提点务实建议。分工按技能特长来：有模拟背景的负责电路和sense amp，有layout经验的负责版图，编程好的负责脚本和模型。但一定要设立一个“集成负责人”（可以是其中一位），负责把三部分捏合起来，避免后期联调崩溃。
开源PDK就用SkyWater 130nm，它是最成熟的，而且有现成的标准单元库可以参考。工具链：Magic（版图）、ngspice（仿真）、Python（脚本）、Verilator（模型验证）基本够用。重点是把设计流程自动化，这是评分亮点。
低功耗优化别只盯着存储阵列，外围控制逻辑的功耗优化空间很大。比如地址译码器可以用动态电路降低活跃因子，预充电电路可以优化电压摆幅。另外，在先进节点下，漏电功耗占比高，可以考虑使用多阈值电压器件（如果PDK支持）或者体偏置技术。还有，测试模式的功耗往往被忽略，实际应用中测试功耗可能比正常操作还高，设计时要考虑。
我们去年做过类似题目，分享点经验。分工不要割裂，建议每人主攻一块但定期轮换review。比如A同学主攻电路，但也要懂版图寄生对性能的影响；B同学主攻版图，但要明白电路的关键路径；C同学主攻脚本和模型，但得清楚电路和版图的参数需求。这样协作效率高，答辩时也能互相兜底。
PDK除了SkyWater 130nm，还可以看看国产的SMIC 130nm开源PDK（如果有的话），或者FreePDK 45nm（虽然是虚拟PDK，但用于方法学习没问题）。工具上，仿真用ngspice没问题，但跑大规模阵列可能慢，可以写脚本分段仿真。版图验证用Magic的DRC够用，但LVS可能得自己写网表对比脚本。
低功耗优化上，容易被忽略的是“数据模式依赖性”——不同的存取模式功耗差异很大，可以在建模时加入随机数据测试。还有时钟树功耗（如果SRAM用同步设计），以及电源网格的IR drop对稳定性的影响，这些在先进节点下都很关键。
分工方面，我觉得可以按电路、版图、建模与自动化三块来。电路的同学负责核心阵列、译码器、灵敏放大器的设计和仿真，要深入理解时序和功耗权衡。版图的同学负责用开源工具（比如Magic）画版图、跑DRC/LVS，并考虑匹配、寄生和面积优化。建模与自动化的同学用Python/Perl写脚本，生成不同配置的SRAM实例和Verilog模型，还要搭自动化流程把前两人的工作串起来。这样每人都有侧重，又能互相交叉验证。
开源PDK强烈推荐SkyWater 130nm，文档全、社区活跃，完全够参赛用。EDA工具链可以用：Magic做版图，ngspice做仿真，KLayout做查看和简单DRC，用OpenROAD做自动布局布线（如果涉及）。这些工具虽然不如商业工具强大，但掌握它们能深刻理解底层原理。
低功耗优化容易忽略的点：一是外围电路（比如译码器、预充电）的功耗占比其实不小，可以优化其结构；二是静态功耗在先进节点下越来越重要，要关注亚阈值泄漏；三是电源管理，比如加入睡眠模式，但要注意唤醒时间和数据保持。
