嵌入式入门生从招聘方角度说说吧。我们面DFT工程师，肯定要考察实际问题解决能力。比如ATPG覆盖率低，常见原因有不可测点、时序违例、时钟控制逻辑没处理好等等。面试时可能会给你一个简单案例，让你一步步分析可能的原因和解决思路。这时候你需要展示出debug的思维过程，而不是只背答案。
MBIST和Boundary Scan的深度，一般会根据你简历来的。如果你项目里写过MBIST控制器，那就会问到修复机制的具体实现，比如修复寄存器的存储、上电后的修复流程。Boundary Scan除了基本概念，可能会问怎么用它测试板子的互联故障，或者与芯片内其他DFT结构怎么协同。
建议你：1. 把自己做过的项目（哪怕是小模块）从头到尾梳理清楚，包括遇到的坑和怎么解决的。2. 熟悉业界标准工具的使用，能描述出典型流程。3. 找一些实际的设计问题（比如网上开源的小设计）自己练手，想想怎么给它加DFT。这样面试时才有底气。
你好，我也是做DFT的，去年刚入职。面试确实会问得很细，光背概念不够。我当时的面试官就问了一个实际场景：给一个包含多个时钟域的模块，让我设计扫描链插入方案，并解释如何解决时钟域交叉带来的测试问题。这就要你懂scan chain的平衡、clock gating的处理，还有ATPG时怎么处理不同时钟的capture。建议你重点准备这类问题，把项目里做过的scan insertion流程自己画一遍，每个细节都想清楚为什么。
工具方面，Synopsys的DFT Compiler和TetraMAX至少得会用，能讲清楚基本flow。MBIST的话，除了算法，最好了解一下实际项目中内存修复的流程，比如用BISR（Built-In Self-Repair）怎么分配冗余行/列。Boundary Scan可能会问JTAG的TAP状态机，或者给你一个板级故障让你分析怎么用Boundary Scan定位。
总之，多准备项目细节，面试官喜欢追问‘你当时为什么这么做’，别只罗列工具命令。
同学你好，我是一家芯片公司DFT团队的面试官，从我的角度给你一些建议。我们考察候选人，核心是看能不能把技术落地到项目中。所以除了基础概念，一定会给场景题。比如：一个模块ATPG覆盖率卡在92%上不去了，你会怎么排查？这时候我们希望听到有逻辑的排查思路：先看未覆盖的故障列表，分析是不是有黑色节点（black box）、异步电路、或者某些定制电路没处理好；再看测试协议（test protocol）和约束有没有设对；甚至要考虑是不是设计本身有不可测试的结构。这需要你有调试经验。MBIST我们常问的是，如果内存测试出故障，修复流程是怎样的？你需要知道BISR（内建自修复）的基本架构，比如如何用熔丝或eFuse存储修复信息。Boundary Scan的板级应用会问实际案例，比如怎么用它做PCB连通性测试。建议你：1. 在简历里准备一个完整的DFT项目，从设计到流片后测试，把每个环节的挑战和解决过程讲清楚；2. 熟悉工业界主流工具链；3. 关注测试成本（测试时间、向量大小）和面积开销的权衡。有项目经验，面试时才能游刃有余。
你好，我也是做DFT的，去年刚入职。面试确实会问得很细，光背概念肯定不够。我当时的面试官就甩过来一个小的RTL模块，让我现场想测试方案。比如他会问：这个模块里有个FIFO，你会怎么测？用MBIST还是ATPG？为什么？这里就要结合实际考虑面积、故障模型和测试时间了。ATPG覆盖率不达标是高频问题，你得能说出几种可能：比如时序约束设得不对、电路中有不可控的节点、或者有些故障模型没选对。建议你自己用Synopsys或Mentor的工具（比如TetraMAX、Tessent）跑个小项目，从插入扫描链到生成测试向量走一遍，把中间的报告都看懂，面试时就有得聊了。MBIST的内存修复一般会问到冗余行/列的分配算法，但不会太深，知道基本原理和流程就行。Boundary Scan可能会问JTAG的TAP控制器状态机，或者怎么用它在板子上测开路短路。总之，工具一定要摸过，问题才能答到点子上。
DFT面试确实比较专，但核心就两点：懂原理+会debug。我面过几家，感觉他们对ATPG的考察最细。除了覆盖率，还会问你怎么处理on-chip clocking、如何平衡测试时间和pattern数量。MBIST不光是算法，实际工程里内存修复的硬件开销（比如冗余逻辑面积）和良率提升的权衡，经常被问到。Boundary Scan深度的话，得知道IEEE 1149.1标准里的指令寄存器、数据寄存器作用，还有怎么用它做板级互联测试。场景题肯定有，比如给你一个带多个时钟域的模块，让你设计测试结构（考虑scan chain划分、clock gating处理）。建议提前准备几个典型问题的解决思路：ATPG覆盖率低怎么办？MBIST测试时间太长怎么优化？工具经验，TetraMAX或Tessent必会，能讲清楚scan insertion、ATPG pattern生成、仿真验证的流程就行。项目最好是自己做过从RTL到GDSII里的DFT插入，哪怕只负责一部分。没流片经验也没关系，但得清楚每个步骤的目的和常见问题。
春招DFT面试，概念题肯定有，但实际场景题现在越来越多了。我去年面了几家，基本都逃不过让你现场分析case。比如ATPG覆盖率上不去，面试官会问你怎么排查。这时候不能光说“看约束、看时钟”，得有条理：先确认设计本身是不是有不可测点（像异步电路、组合环路），再查SDC约束有没有漏掉false path或者多周期路径，然后看ATPG工具本身的设置，比如是不是用了压缩模式导致某些点被mask了。MBIST的话，除了基本算法（比如March C），肯定会问到修复机制。你得说清楚BISR（内建自修复）的流程：测试阶段发现失效单元，用冗余行/列替换，怎么通过熔丝或者eFuse存储修复信息。Boundary Scan板级应用，可能会让你画个简单的TAP控制器状态机，或者问JTAG链挂了怎么调试。工具实操经验，Synopsys的TetraMAX、Mentor的Tessent至少得摸过，能说出flow里关键步骤就行。项目准备上，最好有个完整的DFT项目，从插入到pattern生成都跑一遍，哪怕是小模块。面试时把遇到的问题和怎么解决的讲清楚，比单纯罗列工具命令更有说服力。
同学好，简单直接说几点。第一，场景题一定有，而且很关键。比如：“如果ATPG对某个模块的故障覆盖率死活上不去，你会怎么排查？” 你要能说出一个排查顺序：先看设计代码里有没有不可测试结构（如组合逻辑环），再看测试约束（比如有没有设错黑盒子），然后查时钟和复位在测试模式下的控制是否正确。第二，MBIST的修复机制，通常会问软修复和硬修复的区别，以及修复信息（比如熔丝图）怎么存储和加载。不用背算法细节，但要懂流程。Boundary Scan的板级应用，可能会让你描述怎么用JTAG命令检测PCB上的开路短路。第三，实操经验非常重要。如果你有流片项目中的DFT经验，哪怕只负责一部分，也是巨大优势。如果没有，就自己用开源工具（比如Yosys+相关插件）或者学校有的商业工具，做一个从RTL到ATPG向量生成的小项目，把每一步的脚本和结果整理好，面试时可以演示。另外，对测试压缩（Test Compression）和功耗感知测试（Power-Aware Testing）也要有了解，现在很多公司会问。
从面试官角度聊两句。我们招DFT工程师，最看重的是你能不能把技术跟实际芯片流片后的测试成本、良率挂钩。所以除了概念，肯定会给场景题。比如，给你一个包含多个时钟域和门控时钟的模块，问你扫描链怎么插，测试模式怎么管理时钟？ATPG覆盖率不达标，你会先看什么log？怎么区分是设计问题还是工具约束问题？MBIST的修复机制，我们可能会问，如果内存出厂测试有坏点，在系统里怎么启动修复流程？Boundary Scan可能会问，除了测试连通性，还能做什么？比如芯片内寄存器的读写。深度上，不会考特别偏的理论，但希望你能理解这些技术为什么这么设计，以及它们怎么影响测试时间和芯片面积。准备的话，强烈建议熟悉一种商用工具（TetraMAX、Modus、Tessent都行）的基本操作，知道每个步骤的目的。自己用Verilog写个小设计，手动插条扫描链，跑个ATPG试试，这个过程能帮你理解很多坑。
你好，我也是做DFT的，去年秋招刚上岸。面试确实会问得很细，不会只停留在概念。我当时的面试官就给了个小模块的示意图，让我现场设计扫描链，包括时钟域处理、测试点插入这些。ATPG覆盖率问题几乎是必问的，你得准备好从几个方面分析：比如时序约束设得对不对、有没有不可控的节点、设计里是不是有异步逻辑或者门控时钟没处理好。MBIST会问到修复算法，比如冗余行/列替换的流程，但一般不会让你手推算法。Boundary Scan问板级应用比较多，比如怎么用JTAG链排查芯片焊接问题。建议你最好有一个完整的DFT项目经验，用Synopsys或Mentor的工具链走一遍流程，从插入到生成测试向量。如果没实际项目，就把毕设或者课程项目往DFT上靠，把每个步骤的考虑讲清楚。工具操作不用怕，公司会有培训，但基本原理一定要扎实。
同学你好，我作为面试官也参与过招聘。DFT岗位的考察核心就两点：一是对技术原理是否真懂，二是能不能用这些知识解决问题。
对于原理，我们不会只问“ATPG是什么”，而是会追问：ATPG生成的pattern，其故障模型（stuck-at, transition）在物理上对应什么缺陷？压缩（compression）技术是怎么节省测试时间的，它和芯片引脚数有什么关系？这些能看出你的理解是否停留在表面。
实际场景题一定会给。比如：一个模块ATPG覆盖率卡在92%上不去了，你会怎么分析并提升？我们希望听到系统性的排查思路：先看未覆盖的故障点分布，是集中在某些模块还是某些类型的触发器上；然后检查设计约束（SDC）是否准确，特别是那些false path和multicycle path；接着看是否有黑盒子（Black Box）或者特殊电路（如模拟电路、存储器）没处理；最后才考虑加入可控性/可观测性更好的测试逻辑。如果你能结合工具命令（比如如何生成并分析覆盖率报告）来谈，会非常加分。
关于MBIST和Boundary Scan，对于应届生，我们期望你知道基本架构和流程。MBIST要能说清BIST控制器、算法引擎和修复逻辑（如eFuse）是如何协同工作的。Boundary Scan要理解TAP控制器状态机、指令寄存器（IR）和数据寄存器（DR）的作用，并能举例说明它在板级如何测试开路、短路。
准备方面，强烈建议你有一个完整的课程项目或实习项目，能清晰阐述你从DFT规划（规划扫描链、MBIST插入位置）、设计插入（用工具）、验证（仿真）到生成测试向量（ATPG）的全过程。熟悉脚本（Tcl, Perl）处理报告也是亮点。工具用学校有的或者学生版的就行，关键是流程和问题解决。
你好，我也是做DFT的，去年刚入职。面试确实会问得很细，光背概念不够。我当时的面试官就问了一个实际场景：给一个包含多个时钟域的模块，让我讲怎么插扫描链。这里的关键点是平衡链长、处理跨时钟域，还要考虑测试时钟怎么给。我建议你重点准备这类问题，把课本上的流程和实际约束结合起来说。
ATPG覆盖率不达标是高频问题。常见原因有：未约束的时钟、异步复位处理不当、组合逻辑环路、还有那些讨厌的不可测点（比如模拟模块接口）。你得能说出怎么定位这些点，比如用工具的报告去分析，然后怎么解决，比如加测试点（test point）或者调整约束。
MBIST和Boundary Scan问的深度看公司。有的会问到MBIST的算法（比如March算法步骤）、修复机制（冗余行/列替换的流程）。Boundary Scan可能会问板级连不上怎么调试（查TAP状态机、IR指令）。建议你用Mentor或Synopsys的工具跑个小项目，比如给一个开源CPU核做完整的DFT插入和ATPG，把流程和报告都搞清楚，面试时就有得聊了。
工具经验很重要，至少熟悉一种业界主流工具（Tessent, DFT Compiler, Modus）。如果没项目，可以找些大学的小设计练手，或者看看培训视频，重点是理解整个flow和怎么解决中间出现的问题。
