2026年，想用FPGA实现一个‘实时视频编码器（如H.264/HEVC）’的本科毕设，在资源有限的FPGA上，如何对编码算法进行硬件友好的并行化与流水线设计，并保证实时性？
我是电子工程专业的大四学生，正在做毕业设计，想挑战一下视频编码器。我手头只有一块Artix-7系列的FPGA开发板，资源不算多。我知道H.264/HEVC算法很复杂，全软件实现肯定不行。想请教一下，在FPGA上实现实时视频编码，核心的难点在哪里？如何将算法拆分成适合硬件并行处理的模块？比如运动估计、DCT变换、熵编码这些部分，在设计流水线时有哪些权衡点（比如吞吐率 vs 延迟）？有没有一些开源的FPGA视频编码器项目可以参考架构设计？我要回答answer.notCanPublish回答被采纳奖励100个积分
Verilog代码小白
