逻辑电路爱好者从出题人角度瞎猜一下哈。公司笔试考后端知识，不是为了招后端工程师，而是看你对整个流程有没有概念，知不知道前端设计决策对后端的影响。所以CTS和Skew的题目，大概率是理论和简单应用结合。
我估计会这么考：
1. 基础概念判断题。比如“时钟树综合完成后，时钟信号到达所有寄存器的时间完全相同。（错误）” 考的是对“最小化偏差”而非“消除偏差”的理解。
2. 场景分析题。给一个多时钟域的设计片段，问跨时钟域通信时，为什么不能靠控制Skew来保证时序安全？这就要你答出亚稳态的根本原因，以及Skew控制只适用于同步时钟域。
3. 简单计算题。这是最可能深入一点的地方。题目给出时钟路径延迟表，让你找出最差情况下的Skew值，然后代入Setup公式求最小周期。或者反过来，给定时钟周期和路径延迟，求最大允许的Skew是多少。计算量不会大，但考你对公式的理解。
需要准备多深？把《数字集成电路——电路、系统与设计》或者《CMOS超大规模集成电路设计》里时钟网络那章的相关内容看懂、例题做完，就绝对够用了。不用焦虑布局布线后的具体分析，那是入职后培训的事。笔试考的是原理和思维。
同学你好，我作为去年上岸的数字IC设计工程师，分享一下我的经验。笔试考CTS和Skew，深度确实在增加，但核心还是围绕时序分析。
我当时的笔试题里有一道计算题，大概是这样的：给了一个两级触发器电路，给出了数据路径延迟、时钟路径延迟（到两个触发器的延迟不同），然后让你计算可用的时钟周期，并检查保持时间是否违例。这其实就是把Skew代入Setup和Hold公式进行应用。Setup的公式要记得是 Tclk >= Tco + Tlogic + Tsetup - Tskew，而Hold是 Thold <= Tcd + Tlogic_min + Tskew。这里Skew的符号是关键，一定要搞清楚定义。
关于考察形式，除了计算，也可能给个小场景让你分析。比如题目说“一个设计在CTS后hold违例增多，可能的原因是什么？” 这就需要你知道，CTS优化了全局Skew，但可能引入局部较大的偏差，或者时钟缓冲器插入的位置不合适，导致某些路径的时钟到达时间差异反而对hold不利。
我的建议是，不要只背概念，一定要亲手推导一遍带Skew的时序公式，并做几道例题。深度上，理解到能进行简单手动计算和分析即可，不需要知道后端工具的具体命令。典型例题可以去一些IC笔试题库或者论坛找，关键词就是“时钟偏差 计算 例题”。
笔试里时钟树和Skew的题，我去年秋招遇到过几种。最常见的是选择题，直接问CTS的主要目标是什么，或者问下面哪个手段能减少Skew。这种就是考概念，你得知道目标是平衡延迟、最小化Skew和功耗，方法比如用H-tree、缓冲器插入、时钟门控这些。
也会出简答题，描述一下Skew对建立时间和保持时间的影响公式。这里要小心，Skew对setup和hold的影响是反的。通常不会让你算太复杂的数字，但可能会给一个简单的寄存器到寄存器路径，告诉你本地时钟延迟差（就是Skew），然后让你判断它是正Skew还是负Skew，并分析对时序的影响。
至于会不会深入到布局布线后，一般校招笔试不会。那属于后端工程师面试的范畴了。你重点把前端到中端的概念理清就行：知道什么是全局Skew、本地Skew，知道怎么在CTS中控制它们，以及它们和时钟抖动（Jitter）的区别。找些面经里的例题看看，足够应付了。
同学你好，我以面试官的角度分享一下。
笔试考CTS和Skew，核心是考察你对时序基础知识的掌握是否扎实，以及能否将前端设计和后端物理实现联系起来。
考察形式多样。基础部分多是选择题或填空题，例如："以下哪项不是CTS的优化目标？"、"在考虑时钟抖动(Jitter)的情况下，有效时钟周期如何计算？"。这要求你对概念清晰。
分析题是重点。常给一个带有时钟分支的简单电路（比如两个FF共用时钟源，但到它们的路径长度不同），让你画出时钟波形，标出到达时间，并分析对关键路径时序的影响。这里就可能涉及计算，比如给定Tclk、Tco、Tdata、Tsetup，问最大容忍的Skew是多少。你需要熟练运用公式：Setup检查：Tclk + Tskew > Tco + Tdata + Tsetup；Hold检查：Tco + Tdata > Thold + Tskew。注意Skew的正负号（通常定义为接收端时钟减发送端时钟）。
关于深度，对于设计岗位，通常不需要知道后端工具的具体操作命令，但必须理解物理实现后Skew是真实存在的，并且知道后端如何控制它（如设计时钟树结构、定义时钟约束、设置目标Skew值等）。笔试很少直接考布局布线后的寄生参数提取和再分析，但可能会问“为了减少Skew，在布局(Placement)阶段需要注意什么？”（答案可能是：将时钟驱动器放在中心位置，对时钟负载进行均衡摆放等）。
典型例题你可以参考："一个时钟周期为10ns，触发器A到B的组合逻辑延迟为6ns，Tco=1ns，Tsetup=0.5ns。如果时钟从源到A的延迟为2ns，到B的延迟为3ns，请问该路径有无Setup违例？" 计算时，时钟 skew = Clk_B - Clk_A = 3-2=1ns (对B是晚到的正skew)。代入公式：所需时间 = Tco + Tdata + Tsetup = 1+6+0.5=7.5ns；实际可用时间 = Tclk + Tskew = 10+1=11ns。11>7.5，故无违例。
总之，抓住概念、公式和基本影响分析就够了，不必钻到后端太深的细节。
秋招笔试里CTS和Skew的题，我去年遇到过，感觉主要是考概念理解和简单应用。
选择题肯定有，比如问你CTS的主要目标是什么（平衡时钟延迟、最小化Skew和功耗），或者哪种情况属于有用的Skew（借Skew修时序）。也会考基本概念，比如全局Skew和局部Skew的区别，以及影响Skew的因素（PVT、负载、布线等）。
计算题的话，大概率会结合Setup/Hold一起考。题目可能给一个简单的两级触发器路径，告诉你时钟到达时间、时钟周期、组合逻辑延迟，然后让你判断是否有违例，或者计算最大允许的Skew是多少。这种题关键是把时序公式写对，理解正负Skew对Setup和Hold的不同影响。
至于布局布线后的实际分析，笔试一般不会考太深，比如不会让你分析具体布线后的RC参数。但你需要知道，在CTS中，工具是怎么做的（插入缓冲器、调整驱动、平衡负载），以及后期如何通过调整时钟树结构、插入延迟单元来控制Skew。
建议你重点复习：CTS的流程和目标、Skew的定义和分类、Skew与Setup/Hold时间的关系公式、以及OCV/AOCV等先进概念的基本思想。找一些数字IC笔试真题集，里面通常有这类例题。
从招聘方角度聊几句。我们出笔试题，涉及后端知识不是为了考倒学生，而是看你有无基本概念和兴趣。关于CTS和Skew，考察形式确实如你所说，几种都有。1. 概念辨析：比如“时钟抖动（Jitter）和时钟偏差（Skew）的区别是什么？”这种必须会。2. 场景分析：给个小电路，两个FF共用时钟源但路径长度不同，让你指出哪条路径skew大，并问这对建立时间保持时间有何影响。3. 简单计算：给定时钟周期、各路径延迟、skew值，让你判断是否满足时序。计算深度通常到利用公式分析setup/hold violation即可，不会让你去算OCV、时钟树结构什么的。需要准备的程度：理解时钟树综合的目的是在功耗、面积、时序（主要是skew）间取得平衡；明确skew的定义、来源（布线差异、负载不均等）；熟练掌握skew如何影响setup和hold时间（正skew改善setup但恶化hold，负skew相反）。能做到这些，笔试足够。再深的后端细节，像CTS工具怎么用、如何修hold，那是入职后培训的内容。建议找《数字集成电路物理设计》相关章节看看，或者看一些总结博客，把基础概念网络整理清楚。
秋招笔试里CTS和Skew的题，我去年遇到过，可以分享一下。核心就两点：考概念理解，和考简单计算。概念题最常见，比如选择题：以下哪项不是时钟树综合的主要目标？选项会有平衡时钟延迟、最小化时钟偏差、最小化时钟功耗、保证时钟信号完整性。你得知道主要目标是平衡延迟和最小化skew，功耗是次要优化目标。或者判断题：时钟偏差（Skew）一定对时序有害。这你得知道skew分正负，利用好了能帮助时序，不一定是坏事。计算题一般不会太复杂，大概率结合Setup/Hold来考。比如给一个简单的两级触发器电路，给出时钟到两个触发器的延迟（带skew），再给组合逻辑延迟，让你计算建立时间余量。你需要会套用公式：Setup Slack = T周期 - (Tck2q + Tcomb + Tsetup - Tskew)。这里Tskew = 时钟到达时间差，要注意正负号定义（通常接收时钟减发送时钟）。能算这个就够用了。至于布局布线后的实际分析，笔试一般不会考那么深，那是面试或者实际项目里讨论的。你重点把基本概念、skew对setup/hold的影响机制、以及那个公式练熟就行。可以找一些数字IC笔试真题集，里面通常有这类例题。
同学你好，我作为过来人分享一下。现在很多公司，尤其是有自研后端团队或者对性能要求高的，笔试确实会涉及后端知识，但深度是可控的。关于CTS和Skew，我见过的考察形式主要有三种：
第一种是概念辨析。比如选择题：下列哪项不是时钟树综合的约束？（A. 最大transition B. 最大电容 C. 目标skew D. 最大扇出）。这种题要求你对CTS的流程和约束有清晰了解。
第二种是简单电路分析。给一个两级寄存器的电路，标出时钟路径延迟和数据路径延迟，然后问：如果时钟skew是某个值，对建立时间和保持时间有什么影响？需要你写出公式并判断。这要求你能把skew代入setup/hold的计算公式里。
第三种是小型计算题。例如：已知时钟周期、组合逻辑延迟、触发器时钟到Q延迟、以及时钟skew，让你计算是否满足建立时间，或者计算最大时钟频率。这种题只要公式熟练，很容易拿分。
至于会不会深入到布局布线后的实际分析，比如考虑不同金属层、时钟网格（Clock Mesh）等，在秋招笔试中概率极低。那是资深后端工程师面试才会问的。你准备的重点应该是：理解时钟树综合的目的（减少skew和延迟）、skew的定义、skew与setup/hold time的定量关系（Setup: Tclk > Tco + Tcomb + Tsetup - Tskew; Hold: Tco + Tcomb > Thold + Tskew）。把这几条啃透，再找几道例题算算，就问题不大了。
可以看看一些公开的面试题集，里面常有这类题目。
秋招笔试里CTS和Skew的题，我去年遇到过不少。大部分是选择题和简答题，考你对基本概念的理解。比如直接问：时钟树综合的主要目标是什么？（平衡skew，最小化延迟，降低功耗）。或者给几个选项，让你选哪个不是控制skew的方法。也可能会结合setup/hold time出计算题，但通常不会太复杂，比如给一个触发器到触发器的路径，告诉你时钟skew是多少，然后让你判断是否满足建立时间或计算最大频率。一般不会深入到布局布线后的具体分析，那太后端了，笔试主要还是考察你是否具备基本的知识框架。建议你把基本概念、skew对时序的影响、以及和setup/hold的关系公式搞明白，再找一些公司的往年笔试题练练手，基本就够用了。
有个常见的坑要注意：题目有时会问“正skew”和“负skew”对建立时间和保持时间的影响是利好还是恶化，这个一定要分清，很多人会记反。
