FPGA萌新上路分享一下我们的‘偷懒’但有效的思路。我们当时FPGA资源很紧张（用的是小容量的Artix-7），所以追求最大程度的复用。我们没有做动态重配置那么复杂，而是做了一个‘超级’解调内核。这个内核以I/Q数据流和一组配置参数（来自MicroBlaze）为输入。内部其实是一个大的状态机，但数据通路是固定的，包含：一个可重配置的环路滤波器（用于锁相或锁频）、一个查找表（存储不同调制方式的判决边界或星座图）、以及一个可旁路的坐标旋转（CORDIC）模块。对于FSK，我们把CORDIC配置成频率鉴别器模式；对于PSK，配置成相位误差检测模式；对于QAM，则用查找表直接做判决。匹配滤波器是公共的，系数可重载。听起来有点‘四不像’，但写好了参数化代码，用宏定义来区分不同调制方式下的硬件结构，综合工具会优化掉不用的部分。好处是代码维护一份，切换调制方式就是改一下控制寄存器的值。要注意的是，测试要充分，确保每种模式下的时序都能满足。
从资源有限的角度看，我建议采用‘专用处理单元+可编程数据路由’的混合架构。别把所有东西都参数化，那样控制复杂，可能面积和时序也不好。可以分析一下，哪些模块是真正共用的？比如，匹配滤波器、CIC或FIR滤波器、NCO，这些是无论哪种调制都可能用的基础模块，可以做成固定的硬件单元。而像Costas环（主要用于PSK）、频率鉴别器（用于FSK）、QAM符号映射表这些特异性强的部分，可以设计成独立的可选模块。然后，用一个可配置的交叉开关（Crossbar Switch）或者简单的多路选择器网络来连接它们，数据路径由MicroBlaze通过配置寄存器控制。这样，对于特定调制方式，只使能需要的模块，关闭其他的以省电。灵活性足够，而且因为专用模块是优化过的，效率也高。关键是要定义好模块间的标准接口（比如都是AXI-Stream），方便互联。
我们之前做过类似的项目，当时也纠结过架构问题。核心痛点确实是复用和灵活性的平衡。我们的方案是设计一个参数化的数据通路，用状态机控制，而不是为每种调制做独立硬件。具体来说，我们把解调流程拆成几个可配置的‘阶段’，比如：载波同步（用Costas环，参数可配用于BPSK/QPSK）、定时同步、匹配滤波（系数可重载）、判决。这些阶段通过FIFO连接，状态机根据MicroBlaze发来的配置字，控制每个阶段的参数和工作模式（例如，对于FSK就绕过Costas环，启用频率鉴别器模块）。这样大部分硬件是共享的，只是工作模式和数据流向变了。资源上主要消耗在可重载的滤波器和一些多路选择器上，比做三套独立单元省多了。注意，控制逻辑的时序要设计好，避免配置切换时数据通路‘卡住’。
从竞赛项目的角度，我建议采用“总线切换独立硬件单元”的方案，更稳妥。理由很简单：你们时间有限，而每种调制方式（FSK、PSK、QAM）的算法差异其实挺大的。强行做一个万能数据通路，调试起来会非常痛苦，容易卡在细节里。不如为每种调制方式设计一个独立的解调子模块，比如一个PSK解调核（包含Costas环、匹配滤波、判决），一个FSK解调核（包含鉴频、过零检测等），一个简单的QAM解调核（包含载波恢复、均衡、软判决）。然后，设计一个顶层调度模块，它本质上是一个多路选择器，根据软核发来的模式选择信号，将前端送来的I/Q数据流切换到对应的解调核，并将解调核的输出切换到后续处理（如解码）。公共部分如匹配滤波器，可以实例化多份，或者做成共享的，但要注意时序。
这个方案的优点是模块清晰，每个团队成员可以分头优化一个调制方式，最后集成。缺点是资源可能重复，但如果FPGA资源不是特别紧张（比如用的是Artix-7或Cyclone 10以上），并且你们只实现几种基本调制，是完全可行的。为了节省资源，可以把一些系数（如FIR系数）放在Block RAM里，不同模式加载不同的系数集。记住，竞赛中可靠实现和快速迭代比极致的资源优化更重要。
这个问题挺典型的，SDR解调的核心就是灵活性和效率的权衡。我的建议是采用“通用预处理+专用解调核”的混合架构。具体可以这样：先把公共部分做死，比如数字控制振荡器（NCO）、CIC和FIR滤波器组，这些是任何解调都可能用的前端。然后，设计一个参数化的“解调引擎”模块，它内部其实是一个小型的数据通路，包含可配置的鉴相器、环路滤波器、符号判决等单元。关键是用寄存器来定义这些单元之间的连接关系和参数。比如，对于BPSK，你配置鉴相器为乘法器，环路为Costas环；对于FSK，你配置鉴相器为频率鉴别器，并旁路掉Costas环。这个配置字可以由软核通过AXI-Lite总线写入。这样，你只需要一套硬件，通过重配置内部互连来改变功能，而不是切换整个模块，节省了资源。注意，符号同步（如Gardner算法）最好也做成可配置的，因为不同调制对定时误差的敏感度不同。
一个常见的坑是，试图用一个超级状态机控制所有流程，会导致代码极其复杂且时序难收敛。不如把控制分散到各个可配置单元内部的小状态机中。资源方面，优先保证乘法器和Block RAM的复用。
