嵌入式开发小白我主要从面试官角度说说吧，我们出题除了考基础，还会看你的代码风格和硬件思维。
高频题型除了你说的那些，还有几个点：
一是数据流控制类，比如设计一个带反压的FIFO接口，或者实现一个简单的握手协议（valid-ready信号交互）。这个很实用，很多公司爱考。
二是位操作和运算优化，比如让你用最少的资源实现一个乘法器（比如Booth算法），或者实现一个求平方根的近似计算。
三是有限状态机的复杂变种，比如Mealy和Moore型混合使用，或者状态机与数据通路分离的设计。
四是时钟域交叉的具体实现变种，比如从快时钟域到慢时钟域的多bit信号同步，可能会让你用握手或异步FIFO解决，并分析优缺点。
五是简单缓存或队列的实现，比如LRU算法的小型硬件实现，或者带优先级的队列。
建议你准备时不要只刷题，要理解每道题为什么这么考。比如序列检测考的是状态机设计能力，仲裁器考的是公平性和资源冲突解决。代码要整洁，注释清楚，信号命名规范，这往往比单纯功能正确更重要。
可以看看《硬件架构的艺术》这本书里的一些例子，或者去GitHub上找一些开源RTL项目学习代码风格。
除了FIFO和CDC，这几年手撕代码确实越来越卷了。我去年秋招面了十几家，感觉高频的还有这些：
首先是序列检测器，特别是带重叠检测的，比如检测1011序列，状态机写法要熟。
仲裁器也很常见，尤其是固定优先级和轮询仲裁，让你写代码并分析公平性。
异步FIFO深度计算是经典笔试题，但手撕时可能会让你现场推导公式，或者给一个实际场景让你算深度。
时钟分频，奇数分频、偶数分频、小数分频都可能考，特别是50%占空比的奇数分频。
然后是一些简单算法的硬件实现，比如CRC计算、FIR滤波器、图像处理里的Sobel或中值滤波，但一般会简化，比如让你用流水线实现一个3x3卷积。
另外，最近常考一些跟实际应用结合的题，比如AXI总线的一些简单控制逻辑、数据打包解包、或者简单的通信协议实现（如UART发送部分）。
建议你重点练状态机设计（一段式、二段式、三段式都要会）、计数器设计、以及如何用硬件思维实现软件算法（比如用移位和加法代替乘法）。多刷一些开源题库，比如EETOP上的一些分享，或者看看各大公司的往年笔试题。
从面试官角度聊聊。我们除了看基础模块实现，更看重对硬件设计本质的理解。所以高频考点包括：1. 时钟域交叉的具体场景题，比如快时钟到慢时钟的数据传递，会问你如果数据连续变化怎么处理（往往用握手机制或异步FIFO）。2. 低功耗设计相关，比如让你写一个时钟门控单元。3. 代码可配置性，比如参数化的FIFO或仲裁器。4. 错误检测与纠正，如奇偶校验、CRC计算的简单实现（可能只要求画出框图或写部分关键逻辑）。5. 缓存（Buffer）管理，比如实现一个简单的行缓冲（Line Buffer），用于图像处理的前期数据准备。6. 固定点数的运算，比如Q格式的加法、乘法，防止溢出。7. 有限状态机（FSM）的健壮性，能否处理异常输入。建议：不要只背代码，理解每个电路对应的硬件结构（寄存器、组合逻辑、状态机）。自己总结常见模块的接口、时序图、测试点。近年对验证思维也有要求，可能会让你现场写个简单testbench或断言。
老哥，我去年秋招刚过来，手撕代码环节确实不止那些。我遇到的高频题还有这些：1. 异步复位同步释放电路——让你直接写RTL，这个太基础但必会。2. 奇偶分频，特别是占空比50%的奇数分频，一定要会画波形再写代码。3. 仲裁器，Round Robin是重点，可能会要求添加lock信号或者权重。4. 序列检测，比如检测“1011”，并统计次数。5. 简单的通信协议实现，比如UART的发送器或SPI的master端部分逻辑，这个考得越来越多。6. 位操作相关，如计算输入数据中1的个数（population count），或者位序反转。7. 还有一个坑：经常让你分析代码的latency和throughput，或者让你优化面积和时序。所以写代码时要有意识。建议去刷一下“数字芯片设计笔试面试经典100题”这类资料，里面归纳得挺全。
除了FIFO和CDC，序列检测、仲裁器、分频器确实是基础。但近几年，很多公司会考一些更体现设计思维的题。比如，握手协议的实现（valid-ready），特别是带反压的流水线设计，这个很常见。还有，状态机设计，但不止是简单的序列检测，可能会结合数据流控制，比如实现一个AXI-stream接口的简单模块。另外，一些简单的运算单元设计也常考，比如用流水线实现乘法器、求平方根（Cordic算法可能要求简述），或者位宽转换模块。建议你重点练习：1. 带握手的流水线结构；2. 仲裁器（固定优先级、轮询）；3. 同步FIFO的RTL实现（深度可配置）；4. 脉冲宽度/频率测量。图像处理算法如Sobel考得相对少，但可能会以“滑动窗口”或“行缓存”的形式出现，考察你对数据流和时序的理解。
高频考点清单可以这样整理：
一、基础模块：
1. 时钟管理：整数分频（奇偶）、小数分频（如5分频）、门控时钟电路。
2. 同步逻辑：边沿检测（上升沿、下降沿、双边沿）、去抖电路（按键消抖）。
3. 状态机：典型序列检测、可乐机等自动售货机模型、交通灯控制。
二、接口与协议：
1. 简单总线：APB桥接、AXI-Lite读写时序实现。
2. 串行协议：UART发送/接收、SPI主模式、I2C的起始停止位生成。
3. 流控握手：valid-ready信号互锁（打拍、寄存器切片）、skid buffer实现。
三、存储与缓存：
1. 同步FIFO（要求设计指针和空满判断）。
2. 异步FIFO深度计算（给出读写频率和突发长度，要求计算最小深度）。
3. 简单Cache设计（如直接映射，考地址划分和tag比较）。
四、运算与处理：
1. 加法器链、乘法器（布斯编码）、除法器（恢复余数）。
2. 定点数运算（如Q格式加法、乘法）。
3. 滤波器：FIR直接型结构流水线、移动平均滤波器。
五、综合设计：
常考一个“数据搬运单元”，比如从A接口读数据，经过简单处理（如累加、比较），写到B接口，中间可能涉及跨时钟域和数据宽度转换。
注意事项：手撕代码往往限时30分钟，所以题目不会太复杂，但要求代码整洁、考虑周全（复位、边界条件）。平时练习时一定要自己用Verilog写，并跑仿真看波形，光看答案没用。
我去年秋招面了七八家，手撕代码题型大概可以分几类：
第一类是基础电路实现，就是你说的序列检测（比如检测1011，重叠非重叠）、仲裁器（固定优先级、轮询）、奇偶分频（占空比50%的奇数分频是高频题）。
第二类是存储器相关，除了同步FIFO，可能会考同步双端口RAM的读写控制、或者用寄存器堆实现一个简单的小FIFO。
第三类是“小型系统设计”，比如一个多级流水线加法树（求8个数的和）、一个带缓存的串并转换器、一个数据包解析器（提取包头特定字段）。这类题往往要求画波形、写代码、并说明面积时序权衡。
第四类是算法硬件化，比如用状态机实现一个GCD算法（辗转相除）、一个线性插值、或一个简单的CORDIC旋转步骤。图像处理中的卷积、中值滤波也有可能，但通常简化到3x3窗口，且不要求处理边界。
建议去刷一下“数字IC笔试面试经典100题”这类资料，里面归纳得挺全的。重点不是背答案，而是理解设计方法和时序套路。
除了FIFO和CDC，序列检测、仲裁器、分频确实是基础。但近年越来越喜欢考一些带实际场景的小型设计，比如AXI-Lite总线接口的读写控制器、简单的SPI/I2C主从机状态机实现、以及带握手信号（valid-ready）的数据流处理单元（比如累加器、求最大最小值）。这些题既考状态机设计，又考接口时序，很综合。
建议你重点看看数据流的背压控制、以及AXI4-Stream这种简单协议。图像处理如Sobel考得不多，但可能会让你用流水线实现一个FIR滤波器或矩阵乘法（3x3矩阵乘）的简化版。
另外，一些公司会考“脉冲同步器”、“异步复位同步释放”的直接代码，这些属于CDC的延伸，务必手到擒来。
从招聘方的角度，手撕代码考的是基础硬件思维和代码风格。高频考点可以分几类：
一、基础模块：除了FIFO/CDC，还有移位寄存器、串并转换、边沿检测、去抖电路、同步器链（打拍）。
二、控制类：状态机（三段式一定要熟）、仲裁器、握手协议（AXI-like的valid/ready，或简单请求/应答）。
三、运算与处理：定点数运算（加法、乘法、防止溢出）、优先级编码器、二进制转格雷码、线性反馈移位寄存器（LFSR）用于伪随机数生成。
四、应用导向：近年来确实增加了简单图像算法（如Sobel、高斯滤波的流水线）、数据包处理（如解析特定格式的帧头）、以及简单的通信模块（如UART发送部分）。
建议你建立一个自己的代码库，把每个题型都实现一遍，注意代码的规范性（时钟复位、信号命名、注释）、可综合性和可读性。面试时，边写边解释思路，通常比默默写完更加分。
我去年秋招面了十几家，手撕代码除了你说的那些，还碰到过几次：
1. 脉冲同步器（快到慢、慢到快都要会）。
2. 异步FIFO深度计算，这个经常是让你现场推导公式，不是写代码，但必须掌握。
3. 时钟分频（奇数、偶数、小数分频）和占空比调整。
4. 简单的算法硬件化，比如用流水线或状态机实现冒泡排序（对几个数排序）、求平方根（CORDIC算法）、或者卷积运算。这类题不要求你算法最优，但要求你能把软件思路用硬件描述语言正确地表达出来，并考虑时序和面积。
5. 低功耗设计相关的，比如写一个带门控时钟的模块。
我的经验是，题目本身可能不难，但面试官会不断追问：为什么这么设计？有没有更好的方案？时序能不能跑更高频率？所以一定要理解透彻，而不是死记硬背代码。
除了FIFO和CDC，序列检测（比如检测1011序列，考虑重叠和非重叠情况）和仲裁器（固定优先级、轮询、带权重）确实很常见。另外，状态机设计（尤其是米勒和摩尔型的选择与转换）是基础中的基础，几乎必考。
建议你重点准备一下数据通路类题目，比如简单的图像处理流水线（Sobel、中值滤波）、CRC校验码生成器、以及一些位操作（如找第一个1的位置、位宽转换、奇偶校验）。
还有一个趋势是考一些结合时序分析的代码，比如让你写一个带valid-ready握手信号的数据搬运模块，并分析其时序或吞吐率。
可以多看看牛客网、CSDN上近两年的面经，把里面提到的代码题都自己实现一遍，基本就覆盖了。
从面试官角度聊聊吧。我们考手撕代码，除了FIFO和CDC，确实会看一些能体现设计思维的题。
一类是“硬件思维”题：比如让你用硬件实现一个求最大公约数（GCD）的模块，或者实现一个优先编码器。这类题考察你是否能跳出软件思维，用状态机或组合逻辑高效实现。
另一类是“实际应用”题：比如设计一个流量控制单元（令牌桶算法）、或一个简单调度器。这接近真实工作场景。
还有“时序分析”题：给你一段有问题的代码（如产生毛刺、时序违规），让你找出问题并修复。这考debug能力。
高频考点除了你说的，补充几个：异步复位同步释放、脉冲跨时钟域、位宽转换、数据缓存与转发、简单仲裁（如Round Robin）、以及一些Verilog语法陷阱题（如阻塞非阻塞赋值、generate使用）。
建议：不要只刷题，要理解每类题的设计原则和变种。比如仲裁器，能否写出参数化的版本？序列检测，能否用移位寄存器替代状态机？这些延伸思考面试时很加分。
最后，手撕代码往往限时，所以平时要练到熟练，确保一次写对。
