想用FPGA实现一个‘数字下变频（DDC）’模块作为通信原理课的课程设计，在抽取滤波部分，用CIC滤波器和半带滤波器级联的设计要点是什么？
这学期通信原理课，老师要求用FPGA实现一个数字下变频系统，包括混频、低通滤波和抽取。我打算用CIC滤波器做高速抽取，再用半带滤波器做后续的2倍抽取和补偿。但在具体设计时遇到问题：CIC滤波器的级数和微分延迟怎么选？它的通带衰减很大，如何用半带滤波器来补偿？两个滤波器的参数（如阶数、系数）应该如何协同设计，才能满足最终的通带纹波和阻带衰减指标？有没有MATLAB或Python工具可以辅助这个设计流程？希望有做过类似项目的同学指点一下。
Verilog练习生
