2026年，国内在‘Chiplet（芯粒）’设计和封装领域，有哪些公司走在前列？这个方向对数字IC后端和封装工程师的需求有什么新变化？

简单说下，国内搞Chiplet的主要就三类玩家：芯片设计公司、封装厂、还有搞EDA和IP的。海思肯定是最前沿的，有产品落地。平头哥、壁仞这些新兴设计公司也在跟。封装厂是核心，长电、通富和华天都在大力投入先进封装，这是Chiplet能物理实现的关键。

对后端和封装工程师来说，变化是天翻地覆的。后端工程师以前主要跑PR工具，现在得懂封装。挑战包括：怎么划分die才能性能最优、成本最低？跨die的时钟怎么同步？功耗和散热怎么协同管理？这些都不是单个芯片能解决的问题。封装工程师也一样，以前主要处理封装基板和引线，现在要玩转硅中介层、TSV（硅通孔）、混合键合这些微纳加工级别的技术，跟芯片制造的界限模糊了。

要学的东西一大堆。工具上，得熟悉3D-IC设计平台。标准上，UCIe必须了解，这是芯粒间的‘通用语言’。另外，像HBM（高带宽内存）的接口设计、2.5D封装的设计规则，都得掌握。

职业前景我觉得很好，但门槛高了。需要你既懂芯片设计，又懂封装工艺，还能做系统分析。这种复合型人才现在很吃香，薪资也看涨。建议后端工程师多了解封装知识，封装工程师多补补芯片架构和信号完整性的课，未来机会很多。

从公司布局来看，国内Chiplet生态是‘设计-制造-封装’三方并进。设计端，华为海思是公认的领头羊，其芯片堆叠技术已在一些产品中应用；互联网大厂里，阿里平头哥在自研芯片（如含光）中也积极探索Chiplet集成。传统IC公司如寒武纪、壁仞等也在布局。封装端，长电科技、通富微电、华天科技这些封测龙头是绝对主力，尤其是长电，已推出XDFOI等先进封装平台，直接对标台积电的CoWoS。制造端，中芯国际也在推进相关技术。所以，这不是单一类型公司的游戏，而是一个需要产业链协同的赛道。

对于数字IC后端工程师，挑战巨大。以前面对单个die，现在要面对多个die的集成。时序收敛变得复杂，不仅要考虑单个die内部，还要考虑die-to-die（D2D）的互连延迟和时序模型。电源分布网络（PDN）设计也更难，需要为多个die提供稳定且一致的供电，同时处理跨die的电流回路。信号完整性方面，高速SerDes接口和超短距互连（如微凸块）的SI/PI分析成为必备技能。

必须学习的新工具和新标准包括：1. 先进封装设计工具，如Synopsys 3DIC Compiler、Cadence Integrity 3D-IC平台，用于进行多芯片的布局、布线和协同分析。2. 互联标准，特别是UCIe（通用芯粒互连技术），它是未来开放生态的基础，要理解其协议栈、物理层和测试方法。3. 系统级仿真和热分析工具也变得至关重要。

职业前景上，需求会增长，但要求会变高。后端工程师需要从芯片级思维升级到系统级思维，封装工程师则需要从传统的引线键合转向精通硅中介层、微凸块、TSV等2.5D/3D封装工艺。两者都需要更强的跨领域协作能力。目前这类人才非常稀缺，提前学习和积累项目经验会很有优势。

从封装工程师的角度来聊聊吧。我们公司就和几家设计公司合作Chiplet项目，感受很深。国内走在前面的，封装端绝对是长电、通富、华天这三家，他们都有成熟的2.5D/3D封装产线，并且投入研发很多年了。互联网公司比如阿里，他们的芯片很多也是找这些封装厂合作的。设计公司里，海思在封装上的自研能力很强，和封装厂是深度绑定的关系。

Chiplet对封装工程师的需求变化是颠覆性的。以前可能更关注引线键合、打线、基板设计，现在核心变成了硅中介层（Interposer）的设计和制造、微凸点（Micro-bump）的工艺、TSV（硅通孔）技术，以及多芯片集成带来的散热和应力管理。工作内容从相对后端变成了高度协同的前端参与，需要和设计工程师一起讨论Floorplan、互连方案、功耗分布。

新挑战太多了。信号完整性方面，高速信号在封装内走线，衰减、串扰、阻抗控制要求极高。电源完整性更麻烦，多个芯片同时开关，瞬间电流很大，封装内的电源网络设计不好，噪声直接导致芯片工作异常。还有热管理，几个高功耗Die堆在一起，散热路径复杂，热应力会导致可靠性问题。

需要学习的东西：一是工艺知识，比如TSV、微凸点、再布线层（RDL）的具体流程和设计规则；二是仿真工具，像HFSS、SIwave这类用于封装级电磁和电源完整性仿真的软件变得必备；三是标准，除了UCIe，也要关注HBM（高带宽内存）的接口规范，因为很多Chiplet方案会集成HBM。

职业前景非常看好。传统封装工程师可能面临转型压力，但掌握了这些先进封装技术的人，市场上非常稀缺，薪资也水涨船高。这个方向要求你成为既懂工艺又懂设计的复合型人才。

国内Chiplet布局的公司，从设计到封装其实已经形成了几条不同的路线。互联网大厂里，阿里平头哥是走得比较靠前的，他们发布的含光800、倚天710等芯片都采用了Chiplet思路，用先进封装把多个核心Die集成在一起，主要是为了提升性能和灵活度。华为海思就更不用说了，虽然公开信息少，但他们在高端处理器上的积累，做Chiplet是必然选择，而且海思在封装技术上也有很深布局。寒武纪这类AI芯片公司，为了拼算力，也在探索用Chiplet来组合不同功能的计算单元。

封装厂方面，长电科技、通富微电、华天科技这三家都在大力投入先进封装，尤其是长电的XDFOI平台、通富的2.5D/3D封装技术，都是为Chiplet服务的。他们不只是做封装，现在也在往上游设计和协同优化走。

对数字IC后端工程师来说，挑战巨大。以前做一个大Die，现在变成多个小Die协同工作。最头疼的肯定是跨Die的时序收敛，因为Die-to-Die的互连（比如通过硅中介层或EMIB）引入的延迟和不确定性比片上互联大得多。你需要用新的工具来建模这些互连，进行全局的时序分析。电源分布也是大问题，多个Die的功耗叠加，供电网络设计更复杂，要考虑跨Die的电源噪声影响。信号完整性方面，高速SerDes接口在短距离互连中的设计变得非常关键。

必须学习的新标准首推UCIe（通用芯粒互连技术），它正在成为行业事实标准，定义了物理层、协议栈等。工具方面，除了传统后端工具，要熟悉支持3D IC和先进封装的工具，比如Synopsys的3DIC Compiler、Ansys的SI/PI分析工具对封装层面的应用。

职业前景上，我觉得需求会持续增长，但要求会更高。后端工程师不能只盯着一个Die了，要有系统级视角，懂点封装和架构。封装工程师也不再是单纯的工艺实现，要懂电路设计、热管理、协同仿真。这是一个融合的方向，有经验的人会很吃香。

从我的工作接触来看，国内搞Chiplet的主要玩家确实是海思、平头哥这些芯片设计公司，以及长电、通富这类封测龙头。但还有个趋势是，一些初创公司也在特定领域（比如DPU、高端GPU）用Chiplet来拼性能，比如壁仞、摩尔线程等。封测厂现在不只是代工，而是提供从设计支持到量产的一站式解决方案，角色更重要了。

对工程师来说，最实在的变化是工作流程变了。以前后端和封装是接力赛，现在得并行协作。后端工程师在floorplan阶段就得和封装团队对互连方案、凸点布局、热分布进行反复迭代。那些跨Die的接口（比如SerDes PHY）要当成硬核来处理，但又要考虑封装引入的寄生参数。

新挑战里，我觉得电源完整性（PI）和热管理（Thermal）可能比时序更棘手。多个高功耗Die挤在一起，局部热点和供电网络噪声会相互耦合，可能导致芯片不稳定。这需要做电热协同仿真，对工程师的跨领域分析能力要求很高。

学习建议方面，除了楼上说的UCIe标准，还可以关注一下Intel的AIB、台积电的LIPINCON等互连标准，虽然UCIe有成为主流的势头，但不同场景下可能有不同选择。工具上，ANSYS、Cadence的SI/PI仿真工具，以及用于热仿真的工具（如FloTHERM）变得更重要。可以找一些线上课程或公司内训来入门。

职业前景不错，但门槛高了。单纯会跑流程的后端工程师可能会遇到瓶颈，而既懂芯片物理实现又懂封装和系统集成的工程师会非常抢手。建议工程师们主动去了解上下游的知识，多和封装团队的同事交流，甚至参与一些联合项目。这个方向目前还算蓝海，早点积累经验有优势。

国内Chiplet布局的公司，我觉得可以分几类来看。互联网大厂里，阿里的平头哥是公认走得比较靠前的，他们发布的含光800、倚天710等芯片都采用了Chiplet思路，把核心Die和IO Die分开，用先进封装集成，有实际量产经验。腾讯的芯片部门虽然相对低调，但也在服务器AI芯片方向有类似探索。传统IC设计公司，华为海思是绝对领头羊，其鲲鹏、昇腾系列芯片大量应用了2.5D/3D集成技术，虽然受制裁影响但技术积累很深。寒武纪的思元系列AI芯片也采用了Chiplet技术来组合计算单元。专门的封测厂，长电科技、通富微电、华天科技都在积极布局，尤其是长电推出的XDFOI系列封装技术，就是面向Chiplet的高密度集成方案。所以，这是一个生态协作，设计公司和封测厂都在往前跑。

对于数字IC后端和封装工程师，变化是巨大的。后端工程师不能再只盯着一个Die了，挑战变成了多Die协同。比如时序收敛，你要考虑跨Die互连（比如通过硅中介层或EMIB）的延迟和偏差，传统单Die的时序签核流程不够用了。电源分布也更复杂，多个Die的供电噪声会相互影响，需要做协同分析和优化。信号完整性方面，高速信号穿过Die边界，面临阻抗不连续、串扰等问题，要求工程师对封装和PCB的SI知识有更深理解。

要学的新东西很多。工具上，主流EDA厂商（Synopsys, Cadence, Siemens EDA）都推出了多Die协同设计分析平台，比如需要熟悉如何做跨Die的物理实现、时序分析和电源完整性分析。标准方面，UCIe（通用芯粒互连）标准至关重要，它定义了Die-to-Die互连的物理层、协议栈，是未来异构集成的基础协议，必须了解。还有HBM（高带宽内存）的接口设计，也常和Chiplet伴生。

职业前景上，我认为需求会持续增长，但要求也更高了。后端工程师需要拓宽技能栈，了解封装和系统级知识；封装工程师则需要更早介入设计，理解芯片架构。两者界限在模糊，复合型人才会更吃香。刚入行的同学可以多关注相关论文、行业会议（比如ISSCC, HOT CHIPS），并在项目中争取接触相关模块。

简单说下我知道的情况。国内搞Chiplet的，海思肯定是最前沿的，不过他们信息保密做得好。互联网公司里，阿里平头哥是公开在推的，他们的倚天710服务器CPU就用了Chiplet思路，把计算核心和IO Die分开制造再封装在一起，这对成本和控制良率有帮助。另外，封测厂是直接受益的，长电、通富这些都在扩产先进封装产能，因为Chiplet最后都要落到封装集成上。

对工程师的影响，我觉得是工作界限模糊了。以前数字后端工程师主要用PR工具在一个Die上干活，现在得考虑多个Die之间的互连，比如怎么通过中间层（Interposer）或硅桥连接，时序怎么保证。封装工程师也一样，不能只画个封装外形了，得深入参与芯片布局规划，甚至要懂点物理设计。

新工具肯定要学，比如支持3D堆叠设计的平台。标准方面，关注UCIe就对了，这是行业正在推动的开放标准，学好了能适应不同公司的需求。

前景挺好的，Chiplet是延续摩尔定律的重要路径，未来几年会有更多产品落地。对于工程师来说，早点接触这个方向，积累跨领域经验，身价会涨。不过也要注意，这技术还在发展，可能有一定风险，但长远看是值得投入的。

国内 Chiplet 布局的公司，从设计到封装，其实已经形成了几条清晰的路线。走在前列的可以分几类：一是像华为海思这样的巨头，虽然公开细节不多，但其在先进封装（如硅桥、3D堆叠）上的积累很深，Chiplet 是必然选择。二是阿里平头哥这类互联网背景的芯片部门，他们做云端芯片（如倚天710）对 Chiplet 需求迫切，通过 Chiplet 组合不同计算单元来灵活应对场景。三是专业的封测厂，长电科技、通富微电、华天科技都在大力投入先进封装，比如长电的XDFOI平台就是面向Chiplet的高密度集成方案。此外，一些新兴的 Chiplet 接口IP公司也在崛起。

对于数字IC后端和封装工程师，变化是巨大的。后端工程师不能再只盯着单个Die了，必须考虑多个Chiplet之间的互连。挑战首推跨Die的时序收敛，因为互连引入了额外的延迟和不确定性；电源分布也变复杂了，需要协同考虑多个Die的供电和噪声；信号完整性（SI）要求更高，高速接口如UCIe的物理设计是关键。封装工程师则要从传统的“封装”转向“协同设计”，需要和前端、后端工程师紧密合作，考虑散热、应力、互连密度等系统级问题。

要学的新东西很多。工具上，后端需要掌握支持多Die协同设计的工具（如Synopsys 3DIC Compiler, Cadence Integrity 3D-IC），封装工程师要熟悉先进封装的设计仿真工具。标准方面，UCIe（通用Chiplet互连标准）是核心，理解其协议栈和物理层实现至关重要。

职业前景上，这个方向需求会持续增长，但要求也更复合。既懂芯片设计又懂封装协同的工程师会非常吃香。建议后端工程师可以往3D-IC物理实现方向深入，封装工程师则要强化对芯片架构和信号/电源完整性的理解。

从封装工程师角度聊聊。Chiplet火了，我们封装厂（像长电、通富）从幕后走到台前，成了技术主导方之一。以前封装是“打包”，现在要做“精密内连”。核心变化是：工作内容从传统的引线键合、塑封，转向了2.5D/3D、硅通孔（TSV）、微凸点（Micro-bump）、再布线层（RDL）这些先进工艺。你得懂半导体制造、材料学，还要和设计公司紧密协同，一起做热设计、应力管理、测试方案。

对数字IC后端工程师，最大的新需求是“协同设计”。你不能把GDSII扔给封装厂就完了，必须早期介入，和封装工程师一起规划Die的布局、互连拓扑、电源地分布。工具上，要用协同设计平台，把芯片布局和封装布线联合优化。挑战在于，你要理解封装带来的物理限制（比如TSV密度、热膨胀系数不匹配），并将其转化为对芯片设计的约束。

学习方面，除了公司内部培训，建议多关注行业联盟（如UCIe联盟）的白皮书，了解标准进展。工具上，熟悉一种3DIC设计平台是加分项。

职业前景，我觉得是拓宽了。纯封装或纯后端都可能遇到瓶颈，但懂Chiplet系统集成的人才是稀缺的。可以往“系统集成工程师”或“先进封装架构师”方向转，薪资和不可替代性都会提升。不过要注意，这个领域迭代快，需要持续学习，压力不小。

国内Chiplet布局的公司，目前看是几条线并行。互联网大厂里，阿里平头哥在自研云端芯片（如倚天710）时，对Chiplet架构有深入研究和应用，他们需要整合自研核心与第三方IO等芯粒。传统IC设计龙头，华为海思虽然公开信息少，但以其技术积累，在高端处理器上采用类似技术是必然的。专门的封装公司是关键玩家，长电科技、通富微电、华天科技都在大力投入先进封装（如2.5D/3D集成），这是Chiplet物理实现的基石。此外，一些新兴的IP公司或设计服务公司也在尝试提供Chiplet方案。

对数字IC后端工程师来说，挑战巨大。以前面对一个单Die，现在是一个“系统级”封装，里面多个Die。你的工作变成了：1. 跨Die的时序收敛，不仅要考虑单个Die内部，还要考虑Die-to-Die互连（通过中介层或硅桥）的延迟和skew，这需要新的约束和方法学。2. 电源完整性更复杂，多个Die同时开关，供电网络设计要全局考虑，电压降和噪声会相互影响。3. 信号完整性，高速Die-to-Die接口（如UCIe）对封装布线、串扰、损耗提出了极高要求。

你需要学习的新工具包括支持3DIC设计的平台（如Synopsys 3DIC Compiler, Cadence Integrity 3D-IC）。新标准核心是UCIe（通用芯粒互连技术），它是开放生态的关键，要理解其协议栈、物理层和测试要求。

职业前景很好，但门槛变高了。你不再只是精通一个点，需要具备系统视角，了解封装、信号完整性甚至架构知识。从后端向“系统级集成工程师”演变，会非常吃香。