Verilog练习生我秋招时也被CDC题目虐过，分享点经验。除了课本上的两级同步，笔试里常考：1. 多bit数据跨时钟域——要么用异步FIFO（常考深度计算和格雷码转换），要么用握手协议（会问握手信号时序）。2. 脉冲同步——需要把脉冲展宽到足够被慢时钟采到，再同步回去，这个流程容易画错。3. 异步复位同步释放——这是CDC和复位交叉的高频点，电路图和时序要会画。易错点：很多人写“两级同步能消除亚稳态”，这是错的，只能说大幅减少概率；还有人在多bit同步时，以为每个bit单独用两级DFF就行，实际上必须整体处理，否则可能采样到中间态。建议答题时，先区分场景（单bit、多bit、连续流、偶尔传输），再选方案，最后强调设计权衡（比如握手延迟大但可靠）。
CDC笔试除了两级同步，高频考点还有这些：多bit信号不能直接同步，必须用格雷码或握手；脉冲同步要展宽再同步；异步FIFO的深度计算、空满判断逻辑（特别是格雷码指针比较）；复位信号的同步处理。易错点：误以为多bit信号可以分别同步（会导致数据错位），混淆同步器与消除亚稳态的关系（同步器只降低概率，不保证消除），异步FIFO中二进制指针直接比较的空满判断错误。答题时注意表述严谨，比如要说“降低亚稳态传播概率”而不是“消除亚稳态”。
我去年秋招时CDC题几乎每场都碰到。除了基础同步，常考这些：1. 异步复位同步释放，画电路和波形，解释为什么能避免亚稳态。2. 多bit数据同步的两种方法：握手和异步FIFO。握手会考状态机实现，注意req和ack的生成与同步方向。异步FIFO会考深度计算（考虑写快读慢的最坏情况）、格雷码转换和同步的级数。3. 快时钟域到慢时钟域的脉冲同步，易错点是直接同步可能丢失脉冲，需要展宽直到被慢时钟采到再拉低。4. 同步器失效场景，比如复位还没稳定就传信号，或者信号变化太快（小于两个目标时钟周期）。笔试时注意画图清晰，写清楚哪边是源时钟哪边是目标时钟，同步器放在哪一侧。避免说“两级DFF消除亚稳态”，应该说“降低亚稳态概率到可接受水平”。
CDC笔试除了两级同步器，高频考点确实不少。多bit信号跨时钟域是重灾区，很多人以为每个bit单独做两级同步就行，其实这会导致数据错拍，因为每个bit的延迟可能不同。正确做法是用格雷码（比如异步FIFO的指针）或者握手协议。异步FIFO几乎是必考，会问深度计算、空满判断逻辑为什么用格雷码、指针同步时的细节。脉冲同步和握手机制也常考，比如从快时钟域到慢时钟域，脉冲可能被漏采，需要展宽。易错点主要是表述不严谨，比如直接说“多bit信号用同步器”，这会被扣分。建议分场景总结：单bit用同步器，多bit用格雷码或握手，控制信号用脉冲同步或握手，大数据量用异步FIFO。
从面试官角度聊聊吧，我参与过几次校招笔试出题。除了大家提到的，我们特别喜欢考察几个易错细节：
1. 复位信号的CDC。很多人忘了异步复位也需要同步释放，否则可能产生毛刺导致逻辑错误。题目可能给一个带有异步复位信号的触发器，问你如何安全地跨时钟域解除复位。
2. 快时钟域到慢时钟域的数据丢失。比如一个计数器值从快时钟域同步到慢时钟域，如果计数器变化太快，慢时钟会漏掉中间值。这时候不能简单同步，可能需要采样保持或者频率比足够大时才安全。
3. 握手协议的具体实现细节。比如Req信号在收到Ack后何时撤销？如果撤销得太早，对方可能没看到；太晚又可能被误认为新的请求。标准做法是：检测到Ack后，在下一个本时钟域周期撤销Req。
4. 亚稳态的数学概率计算。偶尔会考一道小题，问“两级同步器能把MTBF提高到多少”，你需要知道公式大致与时钟周期、数据变化率有关。
表述误区：避免使用“稳定了”这种模糊说法，要说“亚稳态概率降低到可接受范围”。不要说“格雷码能消除亚稳态”，它只是减少了亚稳态导致严重错误的概率。
最后建议：画时序图！笔试中如果能清晰画出握手、FIFO指针同步的时序，比写一大堆文字得分高。
CDC笔试除了两级同步器，高频考点确实不少。我去年秋招时被问得最多的就是多bit信号同步，这里最容易踩坑。很多人以为多个单bit信号各自做两级同步就安全了，其实大错特错！因为每个bit的路径延迟不同，同步后可能产生新的、错误的组合值，这叫“数据歪斜”。正确解法要么用握手协议（比如Req/Ack），要么用异步FIFO，要么把多bit信号合并成单bit（比如格雷码计数器）。
另一个常考的是脉冲同步，题目可能给你一个快时钟域的短脉冲，要求你在慢时钟域检测出来。如果脉冲太窄，慢时钟可能采不到，这时候就需要“脉冲展宽”或者“握手式脉冲同步”。
异步FIFO是重头戏，一定会问深度计算、空满判断（格雷码指针同步）、为什么用格雷码。这里易错点是：写指针同步到读时钟域用于判断“空”，读指针同步到写时钟域用于判断“满”，别搞反了。还有，深度不是随便定的，要考虑最坏情况下的背靠背写入。
表述上要严谨，避免说“两级同步能解决所有CDC问题”，这是致命错误。提到异步FIFO时，明确说出“格雷码保证相邻状态只有一位变化，避免同步后出现亚稳态导致的指针误判”。
跨时钟域处理在笔试里确实考得深。我去年秋招就遇到过不少。除了两级同步器，下面这些场景和易错点你得重点看：
多bit信号同步是必考的。很多人以为每个bit单独打两拍就行，其实这会导致数据歪斜，因为每个bit的延迟可能不同。正确做法要么用异步FIFO（特别是用格雷码转换指针），要么用握手协议。异步FIFO的考点很集中：深度计算（考虑写快读慢等场景）、格雷码的性质（相邻码只有一位变化）、指针比较的逻辑（空满生成要在各自时钟域）。
握手协议考得也多，通常会让你画时序图或者写代码。核心是请求和应答信号要分别在目标时钟域和源时钟域同步。易错点是忘了同步应答信号，或者没处理好请求撤销的时序。
脉冲同步从快时钟域到慢时钟域时，如果脉冲太窄，慢时钟可能采不到。所以需要先在快时钟域展宽，再同步。笔试可能会问展宽多久合适。
还有异步复位同步释放，这也是高频点。直接接异步复位可能带来毛刺，需要做同步处理。
表述上要避免模糊。比如提到多bit同步，不能只说“用同步器”，得明确说“采用基于格雷码的异步FIFO”或“使用握手协议”。另外，别把亚稳态简单说成“数据不稳定”，要提到建立保持时间违背后输出处于亚稳态，同步器减少其传播概率。这些细节面试官会抠。
CDC笔试除了两级同步，高频考点还有多bit同步、异步FIFO、握手和脉冲同步。多bit信号不能直接打两拍，会数据错位，必须用格雷码异步FIFO或握手。异步FIFO要会写深度计算、格雷码转换和空满判断逻辑，常考FIFO深度和指针位宽。握手协议要分请求和应答信号同步，注意避免死锁。脉冲同步常用在快时钟域到慢时钟域，可能漏采，要展宽。易错点：误以为多bit能简单同步；异步复位没做同步释放；FIFO的格雷码比较用错时钟；握手协议响应信号没同步。表述时别只说“同步”，要具体到方法，比如“采用格雷码指针的异步FIFO”。
