使用开源RISC-V处理器核（比如VexRiscv）在FPGA上搭建SoC，除了CPU，通常还需要集成哪些必备的外设IP？总线和中断控制器怎么设计？

需求是搭建一个学习用的最小SoC，能运行简单C程序。痛点在于外设选择和中断控制器的集成。必备外设：CPU、指令和数据存储器（可以用一块BRAM模拟）、系统定时器（比如RISC-V的mtime/mtimecmp）、一个UART（用于串口打印）、GPIO（用于输入输出验证）。这些足够你写个“Hello World”并闪烁LED了。中断控制器（PLIC）设计：RISC-V标准有PLIC规范，你需要一个实现。可以从GitHub上找开源的Verilog PLIC（例如来自lowRISC或Sifive的）。设计要点：1. 中断号分配：为每个外设（如UART、Timer、GPIO）分配唯一的中断ID。2. 优先级：简单实现可以固定优先级或可配置。3. 连接：外设的中断请求线连接到PLIC的多个输入，PLIC的输出连接到CPU的外部中断输入。在VexRiscv中，通常有externalInterrupt总线。4. 寄存器映射：PLIC本身有一组寄存器（使能、优先级、阈值等）需要映射到内存空间，CPU通过读写这些寄存器来管理中断。总线设计：建议用Wishbone B4，因为它轻量，文档多。设计一个Wishbone互联（比如交叉开关或简单共享总线），将CPU作为主设备，所有外设和内存作为从设备。注意总线仲裁。搭建步骤：1. 获取VexRiscv CPU核（Verilog代码）和Wishbone接口的版本。2. 编写顶层模块，实例化CPU、总线互联、BRAM（作为内存）、UART、Timer、GPIO和PLIC。3. 实现地址解码器，将不同从设备映射到不同地址段。4. 连接中断线：外设中断输出 -> PLIC输入 -> PLIC输出 -> CPU中断输入。5. 编写链接脚本和启动代码（设置栈、初始化中断向量等）。6. 用C写个测试程序（比如通过UART打印，用定时器延时，用GPIO控制LED），编译成二进制加载到BRAM。7. 上FPGA测试。注意事项：确保复位后CPU从正确的地址（通常是0）开始执行；小心总线时序，尤其是多个主设备时；中断服务程序要正确保存和恢复上下文。先让系统无中断运行起来，再逐步使能中断。

从实际做过的项目角度分享。必备外设：1. 系统定时器（System Timer），比如MTIME，这是RISC-V架构要求的，用于计时和产生定时中断。2. GPIO，最少搞个8位输出和几个输入，方便调试。3. 除了UART，可能还想加个简单的SPI或I2C，用来接传感器或Flash，但最小系统可以不要。中断控制器设计是关键。VexRiscv支持中断和异常，你需要一个集中式中断控制器来仲裁多个外设中断。可以用开源的RISC-V PLIC（Platform-Level Interrupt Controller），网上有Verilog代码。设计要点：确定中断优先级和阈值，PLIC会给每个中断源分配ID和优先级，CPU通过读PLIC的寄存器来获取最高优先级的中断ID。连接时，外设的中断输出线接到PLIC的src输入，PLIC的interrupt输出接到CPU的externalInterrupt引脚。总线设计建议用Wishbone，结构简单。地址映射要规划好，比如0x00000000放Boot ROM或BRAM，0x10000000放外设。外设的寄存器都映射到内存地址空间，用C语言指针就能访问。搭建指南：先用LiteX或VexRiscv的SaxonSoC例子改，它们已经集成好了很多外设和PLIC，比从头造轮子快。重点看它们怎么连接总线和中断。自己从头搭的话，先确保CPU能访问内存执行指令，再一个个加外设，每加一个就写个测试程序验证。

除了CPU、内存和UART，一个最小可运行系统通常还需要定时器（Timer）和GPIO。定时器是必须的，因为像FreeRTOS或简单的延时函数都需要它。GPIO可以用来点个LED或者接个按键，验证系统交互。中断控制器（PLIC）的话，VexRiscv通常用它的原生中断接口，你可以用开源的Sifive PLIC IP核（比如从Chisel或Verilog转换来的），连接到CPU的中断线上。总线用Wishbone比较简单，把CPU、内存控制器、UART、Timer、GPIO和PLIC都挂到总线上，注意地址映射别冲突。PLIC要管理多个外设的中断源，每个外设的中断信号线连接到PLIC的输入，PLIC的输出再连到CPU的中断引脚。搭建步骤：先搞定CPU和BRAM内存，跑通从复位到取指；再加UART打印调试信息；然后加Timer和GPIO；最后集成PLIC并写中断服务程序。注意先跑无中断的程序，再测试中断。