FPGA萌新上路作为工程师，理解协议不能光看手册，要画时序图。必须自己用笔或工具画出这几种场景：1. 理想流（无背压）。2. 源端等待（TVALID先高，等TREADY）。3. 目的端等待（TREADY先高，等TVALID）。4. 交错等待（两者同时变化）。画出来你就明白，在任何时钟沿，TVALID和TREADY的组合决定了数据流的状态。实际项目中，最容易出错的是在状态机或条件判断中，对TVALID和TREADY的采样时机不对，导致漏数或锁死。调试时，先确保在ILA中看到握手成功（TVALID & TREADY同时为高的脉冲）是连续的，再去看具体数据。一个建议：前期可以用AXI4-Stream Verification IP（VIP）来仿真，模拟各种背压场景，比上板调试效率高很多。
我分享点调试干货吧。Vivado ILA 对 AXI4-Stream 有高级触发功能，很多人没用透。除了抓信号，你可以用“存储过滤器”（Storage Filter）只存储满足条件的数据，比如只存 TLAST=1 前后的若干周期数据，这样能节省宝贵的ILA存储深度，在深流水线里特别有用。针对复杂场景，比如寻找非连续的数据包丢失，可以设置序列触发：先触发 TVALID & TREADY，然后延迟若干周期，再检查下一个预期的数据包是否出现。对于背压调试，直接看波形有时眼花，建议把 TVALID && !TREADY 的状态输出到一个调试引脚上计数，直观看到背压持续时间。
从实际项目角度，必须掌握的时序场景是跨时钟域（CDC）处理。视频链路里不同IP核工作时钟可能不同。你不能简单地对整个AXI-S总线打拍同步，那会破坏握手协议。标准做法是用一个异步FIFO（如XPM_FIFO_ASYNC）来桥接。需要深入理解的是：FIFO的满空信号如何映射到TVALID和TREADY上，以及如何保证TLAST这类控制信号在跨时钟域后依然与数据对齐。调试时，ILA要分别抓取时钟域两侧的信号。触发条件可以设在FIFO几乎满或几乎空的时候，观察背压传递是否及时，有无数据溢出或读空。
老哥，同是视频处理过来人。除了基础，TLAST 的用法是关键中的关键。在视频里，TLAST 通常表示一行结束。你必须搞清楚的复杂场景是：TLAST 和背压同时发生怎么办？比如下游在行尾（TLAST=1）时拉低了 TREADY，你的控制逻辑必须确保这个带 TLAST 的数据包最终被成功传输，不能丢，否则行同步就乱了。调试技巧：在ILA里把 TLAST 和你的行计数器、帧计数器一起看。设置触发条件为 TLAST=1 且传输发生（TVALID & TREADY 同时为高），然后看前后数据是否连续，帧计数是否正常递增。
AXI4-Stream 的核心就俩：握手和背压。你视频处理链路卡住，八成是背压没处理好。必须掌握的场景是上游突然停发（TVALID变低）但下游还在要（TREADY为高）的情况，以及反过来下游不要（TREADY变低）但上游还在发。你的代码里每个AXI-S接口都要能优雅处理这两种情况，数据不能丢。调试时，ILA同时抓TVALID, TREADY, TDATA, TLAST。触发条件可以设为 TREADY 下降沿或 TVALID 为高但 TREADY 为低超过N个周期，这能帮你快速找到背压卡死点。
