芯片公司招聘中，常考的‘Verilog代码改错’题型有哪些高频陷阱？如何系统性地避免？

3个月前

准备数字IC设计岗位的笔试，发现很多公司都有Verilog代码改错题。自己写代码还行，但看别人的代码找bug总是漏掉一些细节，比如阻塞非阻塞赋值混用、敏感列表不全、生成块使用不当等。想请教一下，这类题目有哪些常见的‘坑’和套路？有没有什么系统性的检查方法或 checklist 可以帮助快速定位问题？

嵌入式开发小白

这家伙真懒，几个字都不愿写！

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