FPGA面试手撕代码：如何判断一个Verilog实现的序列检测器（如检测“1011”）是否存在bug？

从实际流片和仿真debug的经验看，判断序列检测器有没有bug，光看代码静态检查不够，必须考虑动态行为。我一般会心里默默跑几个关键测试向量，这是最快的方法。

首先，构造一个最长的正确序列，比如1011，看输出是否只在最后一个bit拉高一个周期。然后，马上接一个干扰，比如在1011之后输入0，输出应该立刻变低，不能持续。这里常有的bug是输出信号没有及时清零。

其次，重点测试重叠序列。输入1011011，你应该看到两次有效输出。如果只在第一个1011和第二个1011末尾各输出一次，那是对的。如果输出次数不对，或者输出脉冲宽度不对，重叠状态转移肯定有问题。

第三，跑随机长序列。心里模拟可能不现实，但你可以检查代码的“健壮性”。比如，检查是否所有状态在任何输入（0/1）下都有明确的转移路径，不能有状态缺失，否则综合后可能锁死。再比如，检查输出逻辑是否只在明确的状态和输入条件下触发，防止毛刺误触发。

另外，提一个工程师容易忽略的点：异步复位。检查复位信号是否真的把所有状态寄存器和输出寄存器都复位了，并且复位后的状态机处于正确的起始状态。有些代码复位后状态变量是未知的，这在实际电路中是灾难。

最后，如果是手写代码，留意一下是否使用了可综合的语法。用initial做初始化、在always块里用#延迟，这些在面试代码里出现基本就是坑。

面试手撕代码，最怕的就是没头绪乱看。我的习惯是，拿到一段序列检测器的代码，先不管细节，直接看它用的是Moore机还是Mealy机。这个区别太大了，直接影响输出逻辑和状态数。如果是Moore机，输出只和当前状态有关，那就要检查每个状态下的输出是否正确；如果是Mealy机，输出和当前状态及输入都有关，就要检查状态转移边上的输出条件。很多bug就出在这里，比如Mealy机在非目标序列的输入变化时产生了误触发。

确定了机型，就画状态转移图，哪怕在脑子里画。重点检查几个地方：一是复位后是不是进入了确定的状态（比如IDLE）；二是每个状态在输入0和1时，是不是都跳转到了正确的下一个状态，有没有漏掉某个跳转导致卡死；三是检测到目标序列后，是回到初始状态还是部分重叠状态？比如检测1011，如果最后一个1同时也是下一个序列的第一个1，那状态机是回到S0（检测到1）还是S1（检测到10）？这里重叠检测的逻辑最容易出错。

最后快速扫一眼代码风格：是不是用的非阻塞赋值？有没有不完整的if-else导致生成锁存器？敏感列表全不全？这些虽然基础，但面试官可能就等着你指出来呢。

这种题我习惯分三步走：功能、时序、可综合性。功能上，先画状态转移图，对照代码逐状态检查，特别留意重叠序列的处理（比如检测1011，输入1011011，第二个1011的头两个bit‘10’其实也是第一个序列的尾巴，代码能正确识别吗？）。时序上，看状态寄存器是否用了非阻塞赋值，组合逻辑部分有没有产生锁存器（if-else没写全case）。可综合性方面，检查是否使用了initial、#delay等不可综合语句。最后，如果时间允许，可以提一嘴用简单testbench做仿真验证的思路，比如边界情况（连续正确序列、穿插错误bit）的测试向量设计，这能体现工程思维。

我一般会从状态机入手，先看状态定义是否完备，有没有漏掉某些中间状态。比如检测1011，如果只用四个状态对应四个bit，那遇到1010这种部分匹配又失败的情况，可能状态跳转会出错。然后重点检查状态转移条件，特别是非目标输入时的去向，是不是都回到了正确的状态（比如部分匹配失败时是回到S0还是S1？）。最后看输出逻辑，是摩尔型还是米利型？输出是否和状态严格对应，会不会有毛刺。别忘了检查复位是否把所有状态和输出都拉回了初始值。

从实际面试经验看，我会分三步走：第一步看状态定义和转移逻辑，第二步看输出生成和时序，第三步看代码风格和综合问题。

第一步，状态定义是否覆盖所有可能？比如检测1011，至少需要5个状态（初始、1、10、101、1011），如果少了就可能漏检。转移条件是否考虑了所有输入（0和1）？每个状态在输入0和1时都要有明确的下一个状态，不能有缺失，否则会生成锁存器，这是综合问题也是功能问题。

第二步，输出逻辑。如果是Mealy机，输出是状态和输入的函数，要检查输出是否只在检测到完整序列时拉高，并且只持续一个时钟周期（除非题目要求持续）。常见bug是输出多持续一个周期，或者重叠检测时输出不对。

第三步，代码细节。是否使用了非阻塞赋值（<=）？复位信号是否正确处理？是否避免了组合逻辑环？这些虽然不一定影响仿真，但影响实际硬件实现。

我一般会快速在纸上画一下状态图，然后想几个边界用例：比如连续输入10101011，看中间会不会误触发；复位后立即输入正确序列是否正常；输入流中途出现类似1010但非完整序列时，状态是否回退正确。把这些点过一遍，基本就能找出问题。

我一般会先看状态机定义和转移条件，这是序列检测的核心。状态机是不是完备的？比如检测1011，常见的Mealy和Moore机都要检查。Mealy机输出和输入有关，容易在状态转移和输出逻辑上出问题，比如最后一个比特匹配后输出有效，但下一个时钟如果输入还是1，输出应该怎么变？这个边界情况很多代码会漏。Moore机状态多，但输出只和状态有关，要检查每个状态的输出是否正确。然后我会画一个状态转移图，用几个典型序列跑一下，特别是重叠检测的情况，比如输入...1011011...，第二个1011的1可能也是第一个序列的最后一个1，这种重叠序列能不能正确检测？很多bug就在这里。

再看代码风格，是不是可综合的？状态编码用parameter还是define，有没有用非阻塞赋值，复位信号是不是同步的，有没有异步复位同步释放？这些虽然不一定是功能bug，但面试官可能会问。

最后我会用几个测试向量快速在脑子里仿真一下：正常序列、错误序列、连续重叠序列、复位后重新开始。基本上这样过一遍，常见的坑都能找出来。