做毕设或项目时，如何为你的FPGA设计编写一份“专业级”的测试平台（Testbench）和验证计划？

3个月前

我意识到验证在FPGA/IC开发中至少占一半的工作量。但学生时代写的Testbench都非常简陋，主要是直接灌激励看波形。想学习如何编写更系统、自动化、可复用的验证环境。是否需要学习UVM（感觉对FPGA有点重）？如何制定验证计划，保证功能覆盖？有哪些好用的Verilog/SystemVerilog验证特性（如断言、功能覆盖、随机约束）可以在学生项目中实践？这能极大提升项目质量和简历含金量。

FPGA萌新上路

这家伙真懒，几个字都不愿写！

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