FPGA面试一般会问哪些技术问题？有没有高频考点？

我面过几家，感觉除了基础语法，重点在理解。比如问你FIFO深度怎么计算，同步和异步FIFO区别，状态机一段式两段式三段式的优缺点。跨时钟域处理几乎每家都问，不仅要答方法，还要说为什么用打两拍，格雷码用在哪儿。

时序约束也很关键，会问你如果时序违例怎么调，加流水线还是改约束。有的面试官喜欢问实际项目，比如你用过哪些IP核，遇到过什么时序问题。建议复习一下常见的笔试题：串并转换、奇偶分频、按键消抖，这些看似简单但很容易扣细节。

面试一般分几个环节：笔试、技术面、HR面。笔试必考Verilog基础，比如写个序列检测器、FIFO或者状态机。技术面会深入问时序约束，特别是建立保持时间，跨时钟域处理肯定跑不掉，单bit打两拍，多bit用异步FIFO或者握手。通信公司可能还会问接口协议，像SPI、I2C、UART的实现。建议把《Verilog数字系统设计教程》里的例子都动手写一遍，再自己用Vivado或Quartus跑一下时序分析。

高频考点：亚稳态、时钟分频、流水线设计、资源优化。有些公司会现场给个场景让你设计，比如从串行数据流里提取特定帧。

分几块说吧。一是基础概念，像LUT、BRAM、DSP slice这些资源，面试官可能问它们的特点和适用场景。二是设计能力，常考题目比如用状态机实现一个自动售货机控制，或者设计一个时钟分频电路（要求占空比50%的奇数分频）。三是时序和约束，必问建立保持时间，可能会给个寄存器到寄存器的路径让你分析。四是实际应用，比如项目中怎么进行时序收敛，用过哪些调试工具（ChipScope、Signaltap）。

可以看看《Verilog HDL高级数字设计》和Xilinx/Intel的官方文档，尤其是关于时序约束和时钟管理的部分。平时多逛逛EETOP论坛，里面有很多面经分享。

高频考点基本就那些：Verilog基础语法（阻塞非阻塞区别、可综合风格）、状态机（一段式两段式三段式优劣）、跨时钟域（单bit多bit处理方法、握手、异步FIFO）、时序分析（建立保持时间计算、时序约束基本命令）。

通信公司可能还会问数字信号处理相关，比如FIR滤波器、CIC插值抽取的实现。芯片公司可能更关注低功耗设计、代码风格和验证方法。

建议自己动手写个小项目，比如UART、SPI控制器，把上面这些点都融进去，面试时就有得聊了。

我面过几家，感觉通信公司特别爱问跨时钟域处理，尤其是异步FIFO的设计，深度计算、空满标志产生这些细节。笔试题里经常让写串并转换、序列检测的状态机，或者给一段有毛病的代码让你找茬。时序约束的话，必考建立保持时间，可能会让你对一个简单路径写约束。建议把《FPGA之道》里相关章节啃一遍，再找些牛客网上的真题练手。

另外项目经验是重中之重，自己做的项目里用了什么技术、遇到过什么坑、怎么解决的，一定得讲清楚。

分几块说吧。一是基础概念，像上面说的那些。二是设计实现，可能让你现场设计一个模块，比如异步 FIFO 或者仲裁器。三是时序分析，给个简单电路让你算最大频率。四是项目深挖，这块最重要，一定要把项目里每个细节都搞透，用了什么 IP，为什么选这个方案，测试怎么做的。

通信公司可能会多问数字信号处理相关，比如 FIR 滤波器、CORDIC 算法在 FPGA 里怎么高效实现。芯片设计公司可能更看重代码风格、可综合性和低功耗设计意识。

建议自己总结一个清单，把常见考点和薄弱点都列出来，逐个击破。网上有很多分享的面经，可以参考但别依赖，关键还是自己真正理解。

高频考点个人觉得这些：时序约束（特别是建立保持时间、时钟偏斜的理解）、跨时钟域（CDC）、FIFO（空满判断、深度计算）、状态机（摩尔和米利区别、三段式）。

笔试题经常有画时序图的，比如给一个电路和时钟，让你画信号波形。还有代码改错，找组合逻辑环或者 latch 推断之类的。建议找找往年各大公司的笔试题，做几套就有感觉了。

另外，现在很多公司用 FPGA 做接口或算法加速，可能会问一下你了解的高速接口，比如 PCIe、DDR 控制器，或者简单滤波器的实现思路。

我面过几家，感觉基础部分跑不掉。Verilog 肯定要熟，但别光看语法，比如问你阻塞赋值和非阻塞赋值的区别，一定要能举出实际时序的例子。状态机一般会问三段式怎么写，为什么这么写。跨时钟域处理几乎是必考，单 bit 和多 bit 的处理方法，打两拍的原理和潜在问题要能说清楚。

项目经验部分会问得很细，自己做的项目里用了什么方法，遇到什么时序问题，怎么解决的，最好提前梳理一遍。有的公司还会现场给个小题目，比如用状态机描述一个序列检测，或者分析一段代码的潜在问题。

高频考点：1. 时序约束的基本命令，比如create_clock, set_input_delay。2. 跨时钟域处理，单bit和多bit的处理方法必须掌握。3. FIFO，尤其是格雷码指针和空满判断。4. 状态机编码方式，优缺点。5. 低功耗设计方法（时钟门控等）。

面试可能会让你现场画状态转移图，或者分析一段代码的时序问题。平时可以自己用FPGA实现个小项目，比如VGA显示或者简单通信协议，面试说起来会很有底气。

分几块吧：基础部分肯定考Verilog语法，比如阻塞非阻塞区别、可综合风格。然后就是设计类，状态机（一段式两段式三段式优缺点）、FIFO（同步异步区别、深度计算）、跨时钟域（打两拍、握手、异步FIFO）。进阶点会问时序分析，建立保持时间、恢复移除时间、怎么约束时钟和异步路径。有的公司还会问点协议，比如AXI4、UART、SPI的实现。刷题可以去看看各大公司的面经，牛客网上有一些。

我面过几家，感觉通信公司特别爱问跨时钟域处理，尤其是异步FIFO的设计，深度计算、空满标志产生这些细节。笔试题经常让写个串并转换或者用状态机检测序列。时序约束的话，会问建立保持时间的概念，以及怎么用工具写约束文件。建议把《Verilog HDL高级数字设计》或者《FPGA之道》里的例子多看看。

高频考点：1. 时序分析基础，建立保持时间画图解释。2. 跨时钟域处理方案。3. FIFO深度计算，经典的生产者消费者问题。4. 状态机设计，摩尔和米利区别。5. 代码风格，比如怎么避免锁存器。

建议找一些公司的笔试题看看，比如华为、中兴、海思的往年题，很多都是类似的套路。

另外，准备好项目经历，讲清楚你在项目中的角色、难点和解决方案，这比纯技术问题更重要。