FPGA 零基础入门，应该先学 Verilog 还是 VHDL？

我大二那会儿也纠结过这个，后来选了Verilog，现在工作几年了，感觉当初选对了。

Verilog的语法风格和C语言有点像，写起来没那么拘束，上手快。你刚开始学，最重要的是尽快把代码写出来，看到仿真波形或者板子上的灯亮起来，那种成就感能支撑你继续学下去。VHDL语法比较严谨，有点像Ada或者Pascal，各种类型检查很严格，一开始容易在语法细节上卡住，打击积极性。

从实际应用看，国内公司用Verilog的占绝大多数，你去招聘网站看看就知道，要求VHDL的岗位很少。学校教学和网上开源项目，Verilog的资料也明显多得多，遇到问题更容易搜到答案。你以后做项目、参加比赛或者找工作，Verilog都是更通用的技能。

当然VHDL也有优点，比如严谨性对养成好的设计习惯有帮助。但我觉得，先上手做出东西更重要，习惯可以在后续项目中慢慢培养。你可以把Verilog学通了，有余力再了解一下VHDL，那时候你会发现两者很多概念是相通的，学起来很快。

别想太多，先动手吧。找一本靠谱的Verilog教材，配合一块便宜的开发板，从点亮LED、做做计数器开始，一步步来。

对于零基础入门，强烈建议从 Verilog 开始。主要原因：1. 语法更接近 C 语言，对初学者更友好，上手快。2. 国内主流，无论是高校教学、企业招聘还是开源项目，Verilog 的生态和应用广度都远超 VHDL。3. 学习资源丰富，网上教程、书籍、论坛讨论绝大部分围绕 Verilog。先掌握 Verilog 并完成几个小项目后，如果需要了解 VHDL 的严谨设计思想，再学习也不迟。入门阶段，快速建立信心和看到成果更重要。