从零开始搭建FPGA图像处理流水线的2026年教程

// top.v - 顶层模块
module top (
    input  wire        clk,          // 像素时钟 100 MHz
    input  wire        rst_n,        // 异步复位，低有效
    input  wire [7:0]  r_in,         // 红色分量
    input  wire [7:0]  g_in,         // 绿色分量
    input  wire [7:0]  b_in,         // 蓝色分量
    input  wire        vsync,        // 场同步
    input  wire        hsync,        // 行同步
    input  wire        de,           // 数据使能
    output wire [7:0]  gray_out,     // 灰度输出
    output wire [7:0]  edge_out,     // 边缘输出
    output wire        out_vsync,
    output wire        out_hsync,
    output wire        out_de
);

    wire [7:0] gray;
    wire [7:0] edge;

    // 灰度转换模块
    rgb2gray u_rgb2gray (
        .clk    (clk),
        .rst_n  (rst_n),
        .r      (r_in),
        .g      (g_in),
        .b      (b_in),
        .gray   (gray)
    );

    // Sobel边缘检测模块
    sobel_edge u_sobel (
        .clk    (clk),
        .rst_n  (rst_n),
        .pixel  (gray),
        .edge   (edge)
    );

    // 同步信号直通（简化，实际需对齐延迟）
    assign out_vsync = vsync;
    assign out_hsync = hsync;
    assign out_de    = de;
    assign gray_out  = gray;
    assign edge_out  = edge;

endmodule

// rgb2gray.v - 灰度转换
module rgb2gray (
    input  wire        clk,
    input  wire        rst_n,
    input  wire [7:0]  r,
    input  wire [7:0]  g,
    input  wire [7:0]  b,
    output reg  [7:0]  gray
);

    // 系数：0.299≈77/256, 0.587≈150/256, 0.114≈29/256
    wire [15:0] r_mul = r * 8'd77;
    wire [15:0] g_mul = g * 8'd150;
    wire [15:0] b_mul = b * 8'd29;
    wire [15:0] sum   = r_mul + g_mul + b_mul;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            gray <= 8'd0;
        else
            gray <= sum[15:8];  // 右移8位，相当于除以256
    end

endmodule

// sobel_edge.v - Sobel边缘检测
module sobel_edge (
    input  wire        clk,
    input  wire        rst_n,
    input  wire [7:0]  pixel,       // 灰度像素输入
    output reg  [7:0]  edge         // 边缘强度输出
);

    // 行缓存：存储3行数据，每行宽度为图像宽度（这里假设最大1024，实际由参数决定）
    reg [7:0] line_buf [0:2][0:1023];  // 3行 × 1024列
    reg [9:0] col_cnt;                 // 列计数器
    reg [1:0] row_cnt;                 // 行计数器（0-2循环）

    // 3×3窗口寄存器
    reg [7:0] p00, p01, p02;
    reg [7:0] p10, p11, p12;
    reg [7:0] p20, p21, p22;

    // 梯度计算
    wire [9:0] gx = (p02 + 2*p12 + p22) - (p00 + 2*p10 + p20);
    wire [9:0] gy = (p00 + 2*p01 + p02) - (p20 + 2*p21 + p22);
    wire [9:0] mag = (gx[9] ? -gx : gx) + (gy[9] ? -gy : gy);  // 绝对值之和

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            col_cnt <= 0;
            row_cnt <= 0;
            edge <= 0;
        end else begin
            // 更新行缓存与窗口（简化：假设de有效时）
            // 实际需与de同步，此处略
            // ...
            // 输出限幅
            edge  255) ? 255 : mag[7:0];
        end
    end

endmodule

# top.xdc - 时序约束
create_clock -period 10.000 -name clk [get_ports clk]  # 100 MHz时钟
set_property PACKAGE_PIN ... [get_ports clk]          # 根据板卡原理图填写
set_property IOSTANDARD LVCMOS33 [get_ports clk]

// tb_top.v - 测试平台
module tb_top;

    reg clk, rst_n;
    reg [7:0] r, g, b;
    reg vsync, hsync, de;
    wire [7:0] gray_out, edge_out;

    // 时钟生成
    always #5 clk = ~clk;  // 100 MHz

    // 读取测试图像（8×8 RGB，十六进制格式）
    initial begin
        $readmemh("test_image.hex", mem);  // 需定义mem数组
        // 驱动时序...
    end

    // 例化顶层
    top u_top (.*);

    // 检查输出
    always @(posedge clk) begin
        if (de) begin
            // 与参考值比较（参考值预计算）
            if (edge_out !== expected_edge) $error("Mismatch at pixel %d", pixel_cnt);
        end
    end

endmodule