Quick Start：最短路径跑通第一个FPGA工程
本部分帮助你用最短时间完成一个FPGA工程，体验完整流程。假设你已安装Vivado（或Quartus），并拥有一块开发板（如Xilinx Artix-7或Altera Cyclone IV）。
前置条件
- 已安装Vivado 2018.3及以上版本（或Quartus Prime 18.0+）
- 拥有一块FPGA开发板（推荐Xilinx Artix-7或Altera Cyclone IV）
- 具备基本数字电路知识（如触发器、组合逻辑）
- 熟悉Windows/Linux基本操作
目标 / 验收标准
- 成功创建第一个RTL工程并完成综合、实现
- 生成比特流并下载至开发板
- 开发板LED按预期闪烁（1Hz频率）
实施步骤
步骤1：创建工程
打开Vivado，点击“Create Project”，选择RTL Project，目标器件选择你板卡对应的型号（如xc7a35tcsg324-1）。预期结果：工程创建成功，Sources面板出现。
步骤2：编写顶层模块
新建一个Verilog文件（top.v），写入一个简单的LED闪烁逻辑：
module top(
input clk,
output reg led
);
reg [23:0] cnt;
always @(posedge clk)
cnt <= cnt + 1;
always @(posedge clk)
led <= cnt[23];
endmodule步骤3：添加约束文件
新建XDC文件，绑定时钟引脚和LED引脚。例如：
set_property PACKAGE_PIN W5 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports clk]
set_property PACKAGE_PIN U16 [get_ports led]
set_property IOSTANDARD LVCMOS33 [get_ports led]步骤4：综合与实现
点击“Run Synthesis”，等待综合完成；然后点击“Run Implementation”。预期结果：无严重错误，时序收敛。
步骤5：生成比特流并下载
点击“Generate Bitstream”，完成后打开Hardware Manager，连接开发板，下载.bit文件。预期结果：开发板LED以约1Hz频率闪烁。
验证结果
观察开发板LED：若以约1Hz频率闪烁，则工程正确。可通过修改cnt位宽调整闪烁速度（如改为[31:0]则频率降低）。
排障指南
- 综合报错：检查语法错误，确认模块名与文件名一致。
- 实现失败：检查约束文件引脚编号是否与板卡原理图一致。
- 下载失败：确认开发板供电正常，JTAG线缆连接牢固。
- LED不亮：检查led引脚是否被其他模块驱动，或约束中IOSTANDARD不匹配。
扩展学习
完成基础闪烁后，可尝试：
- 增加按键输入控制闪烁模式
- 使用PLL生成不同频率时钟
- 实现UART回环通信
参考资源
- Xilinx UG949：Vivado Design Suite用户指南
- 《FPGA原理与结构》—— 数字电路设计基础
- 官方开发板原理图与约束模板
附录：完整工程文件清单
- top.v（顶层模块）
- top.xdc（约束文件）
- project.xpr（工程文件）
