FPGA入门实践：4位加法器的设计、仿真与上板验证
Quick Start：10分钟跑通第一个加法器
下载并安装 Vivado 或 Quartus Prime Lite（免费版），安装时勾选对应器件支持包。打开软件，创建新工程，选择目标器件（如 Xilinx Artix-7 xc7a35tcsg324-1 或 Intel Cyclone IV EP4CE10F17C8）。新建 Verilog 源文件（.v），输入以下 4 位加法器模块：
module adder4 (input [3:0] a, b, output [4:0] sum); assign sum = a + b; endmodule编写仿真测试文件（testbench），例化 adder4，施加输入激励（a=4'b0011, b=4'b0101），运行行为仿真（RTL Simulation）。观察仿真波形，确认 sum 输出为 5'b01000（即 3+5=8）。添加约束文件（.xdc 或 .qsf），将输入输出映射到板载拨码开关和 LED。运行综合（Synthesis）和实现（Implementation），生成比特流（.bit 或 .sof）。下载到开发板，拨动开关改变 a、b 值，观察 LED 显示和值（注意进位 LED）。本文原创，作者：FPGA小白，其版权均为FPGA线上课程平台｜最全栈的FPGA学习平台｜FPGA工程师认证培训所有。
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