FPGA面试手撕代码实战指南：移位寄存器设计与验证

4小时前

Quick Start：面试代码实战最短路径

本指南帮助你在30分钟内完成一次典型的面试代码手撕环节，从环境准备到代码运行验证。假设你已有基础Verilog知识，目标是在面试中快速写出可综合、无Latch的代码。

准备在线EDA环境：如EDA Playground、Vivado WebPACK或Icarus Verilog + GTKWave，无需安装，浏览器即可运行。
新建Verilog模块：命名为shift_reg，实现4位左移寄存器，带同步复位。
编写测试激励：复位后每隔5个时钟周期输入一个1，观察移位输出。
运行仿真：检查波形——复位后q=4’b0000，每次移位后最低位补0。
波形异常排查：检查时钟边沿是否正确（posedge clk）、复位是否同步、阻塞赋值与非阻塞赋值是否混用。
修改代码：增加异步复位（negedge rst_n），重新仿真对比。
使用完整敏感列表：尝试always @(posedge clk or negedge rst_n)风格，并确认无latch（if-else完整）。
保存并准备解释：完成代码后，准备在面试中口头解释：为什么用非阻塞赋值、同步复位与异步复位的区别。

前置条件与环境

项目	推荐值	说明/替代方案
器件/板卡	无特定要求，仿真即可	Xilinx Artix-7 (XC7A35T) 或 Intel Cyclone IV
EDA版本	Vivado 2023.1 或 ModelSim SE-64 10.7	Icarus Verilog 12.0 + GTKWave 3.3
仿真器	Vivado Simulator 或 ModelSim	Verilator 5.0（仅支持可综合代码）
时钟/复位	时钟周期10ns（100MHz），复位低有效	时钟周期20ns（50MHz）
接口依赖	无外部接口，纯内部逻辑	若上板，需约束时钟管脚
约束文件	仿真无需约束	综合时需时钟周期约束：`create_clock -period 10.000 [get_ports clk]`

目标与验收标准

完成本指南后，你应能：

功能点：实现一个4位左移寄存器，支持同步复位和异步复位两种风格。
性能指标：无latch，无组合反馈，Fmax不低于200MHz（在Artix-7上）。
资源占用：不超过4个寄存器（FF）和少量组合逻辑。
验收方式：仿真波形显示复位后q=0，输入1后每时钟左移一位；综合报告无警告，无latch推断。

实施步骤

阶段1：工程结构与代码风格

面试中，代码风格直接影响面试官的第一印象。推荐使用标准模板，确保可读性与可综合性。

module shift_reg #(parameter WIDTH = 4) (
    input clk,
    input rst_n,
    input din,
    output reg [WIDTH-1:0] q
);

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            q &lt;= {WIDTH{1&#039;b0}};
        else
            q &lt;= {q[WIDTH-2:0], din};
    end

endmodule

关键说明：

使用非阻塞赋值（<=）避免仿真中的竞争冒险，且符合硬件行为。
敏感列表同时包含时钟上升沿和复位下降沿，实现异步复位。
if-else结构完整，确保无latch推断。

阶段2：编写测试激励

测试激励用于验证功能正确性。以下是一个典型testbench示例：

module tb_shift_reg;
    reg clk, rst_n, din;
    wire [3:0] q;

    shift_reg uut (.clk(clk), .rst_n(rst_n), .din(din), .q(q));

    initial begin
        clk = 0;
        forever #5 clk = ~clk;  // 10ns周期
    end

    initial begin
        rst_n = 0; din = 0;
        #20 rst_n = 1;
        #5 din = 1;
        #10 din = 0;
        #50 din = 1;
        #100 $finish;
    end

    initial begin
        $monitor("Time=%0t, q=%b", $time, q);
    end
endmodule

验证要点：

复位后q保持为0，直到第一个时钟上升沿后更新。
输入din=1后，q在每个时钟上升沿左移一位，最低位补入din值。
观察波形确认移位方向正确，无毛刺或不定态。

阶段3：仿真与调试

运行仿真并打开波形窗口（如GTKWave或Vivado Simulator）。若波形异常，按以下流程排查：

检查时钟边沿：确认posedge clk是否与测试激励的时钟沿对齐。
检查复位行为：同步复位应在时钟上升沿检测rst_n；异步复位应立即响应。
检查赋值类型：阻塞赋值（=）在时序逻辑中会导致仿真结果错误，务必使用非阻塞赋值（<=）。
检查敏感列表：异步复位必须包含在敏感列表中，否则综合会忽略。

阶段4：扩展为同步复位版本

为对比两种复位风格，修改代码为同步复位：

module shift_reg_sync #(parameter WIDTH = 4) (
    input clk,
    input rst_n,
    input din,
    output reg [WIDTH-1:0] q
);

    always @(posedge clk) begin
        if (!rst_n)
            q &lt;= {WIDTH{1&#039;b0}};
        else
            q &lt;= {q[WIDTH-2:0], din};
    end

endmodule

区别总结：