Quick Start：最短路径跑通第一个FPGA工程
要快速上手FPGA，首先需要安装Vivado/Vitis工具（推荐2023.1版本）。从AMD官网下载WebPACK免费版，安装包约30GB。安装时务必勾选“Vivado HL Design Edition”和“Vitis Platform”。验收标准是启动Vivado后能新建工程且不报错。
接着获取开发板，推荐Xilinx Artix-7系列（如XC7A35T，价格约¥300-¥500）。若预算有限，可先用仿真器纯仿真验证逻辑，无需实际硬件。
然后新建Vivado工程：选择RTL Project，添加Verilog源文件（如led_blink.v），选择器件xc7a35tcsg324-1。若失败，请先确认器件型号是否与板卡一致。
编写LED闪烁代码时，用计数器分频50MHz时钟产生1Hz闪烁。注意复位高有效，需根据板卡原理图确认复位极性。添加约束文件（.xdc）定义时钟周期和引脚分配，若失败，先检查引脚编号是否与原理图一致。
依次点击“Run Synthesis”→“Run Implementation”→“Generate Bitstream”进行综合、实现和生成比特流，预期无严重警告。最后连接JTAG下载线，在Vivado中点击“Open Target”→“Auto Connect”→“Program Device”下载到开发板，预期LED以约1Hz闪烁。若失败，检查下载线驱动是否安装。
前置条件与环境
推荐使用以下环境：
- 硬件：Xilinx Artix-7 XC7A35T板卡，50MHz有源晶振，高有效复位，USB-JTAG下载线（Digilent兼容）
- 软件：Vivado 2023.1 WebPACK免费版，内置Vivado Simulator仿真器，.xdc格式约束文件
- 操作系统：Windows 10/11 64位，16GB RAM，100GB空闲磁盘
替代方案包括：
- 板卡：Intel Cyclone IV或Lattice iCE40（需换EDA工具）
- 软件：Vivado 2022.2或ISE 14.7（仅支持7系列以下），ModelSim或QuestaSim仿真器
- 时钟：100MHz晶振（需调整PLL）
- 下载线：Platform Cable USB II
- 约束：SDC格式（Intel工具）
- 操作系统：Ubuntu 20.04 LTS（需安装Vivado Linux版），8GB RAM（综合较慢）
目标与验收标准
完成本路线图后，应能独立实现以下基础模块：LED闪烁、按键消抖、UART回环、7段数码管显示、状态机控制等。设计运行在50MHz时钟下，时序收敛，资源占用不超过芯片的50%（LUT/FF/BRAM）。
验收方式：仿真波形显示正确时序；上板后LED按预期闪烁；UART发送“Hello FPGA”并在PC串口终端收到相同字符串。
实施步骤
阶段一：工程结构与代码规范
工程目录建议包含以下文件夹：src/（RTL源文件）、sim/（仿真测试文件）、constr/（约束文件）、ip/（IP核）、rpt/（报告）和bit/（比特流）。
代码规范要求：使用有意义的名词命名模块，信号名小写加下划线，状态机用localparam定义，每个文件只放一个模块，文件名与模块名一致。
常见坑：文件路径包含中文或空格导致Vivado无法读取；模块端口类型不匹配导致仿真报错。
阶段二：关键模块实现
实现计数器与分频器时，使用时钟使能而非直接生成慢时钟，避免跨时钟域问题。按键消抖用20ms延时采样。UART收发实现波特率9600，8位数据无校验，发送模块用状态机（IDLE→START→DATA→STOP）。
常见坑：分频计数器位宽不足导致溢出；UART波特率误差超过2%。
阶段三：时序与约束
基本约束包括主时钟约束、输入延迟和输出延迟。常见坑：未约束时钟导致时序报告显示“No clock”；输入延迟设置过小导致setup违例。
阶段四：验证与仿真
编写testbench生成时钟和复位，施加激励，检查输出波形，使用$display打印关键信号。常见坑：仿真时间太短未看到完整波形；信号值为X或Z表示未驱动或高阻。
阶段五：上板验证
下载比特流后，用示波器或逻辑分析仪观察引脚信号。对于UART，用PC串口助手验证收发。常见坑：比特流下载后无反应；UART数据乱码。
原理与设计说明
使用时钟使能而非直接分频可避免跨时钟域问题导致的亚稳态。在资源与Fmax的权衡中，LUT计数器比DSP slice更省资源但Fmax较低，对于50MHz设计足够。在易用性与可移植性方面，Vivado IP核易用但不可移植，纯Verilog可移植但时序难控。建议原型阶段用IP核，产品化时考虑平台统一。
验证与结果
测量结果显示：Fmax为125 MHz，资源占用120 LUT和85 FF，UART误码率0%，功耗0.15 W。仿真波形显示UART发送时TX引脚在起始位后依次输出8位数据，停止位高电平，LED每0.5秒翻转一次。
故障排查
- 综合时报“Unsupported device”：选错器件型号
- 实现时报“IO error: pin not found”：引脚编号错误
- 仿真中信号为X：模块未正确例化或复位未释放
- 比特流下载失败报“CRC error”：比特流损坏或下载线不稳定
- LED不闪烁但常亮：计数器位宽不足
- UART发送数据全为0x00：发送状态机卡在IDLE
- 时序报告显示setup违例：组合逻辑路径过长
- Vivado卡死或崩溃：工程文件损坏或内存不足
扩展与下一步
可进行参数化设计提高代码复用性，升级UART为SPI或I2C，跨平台移植到Intel Quartus，加入断言检查协议正确性，进行形式验证，或尝试实现简易示波器、以太网MAC或图像处理等实战项目。
参考与信息来源
参考AMD Xilinx Vivado Documentation、《FPGA设计实战演练》和OpenCores开源IP核。
附录
无。
