Verilog中parameter与localparam的区别及模块参数化设计实践指南
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创建新工程（Vivado / Quartus），选择目标器件（如 XC7A35T）。编写参数化计数器模块 counter_param.v，使用 parameter 定义位宽 WIDTH 和最大值 MAX。在顶层模块中实例化两次计数器，分别用 #(.WIDTH(8), .MAX(200)) 和 #(.WIDTH(16), .MAX(50000)) 传递参数。编写 testbench，观察两个实例的输出波形，验证计数范围不同。尝试在顶层模块中通过 counter_param.CNT_WIDTH 引用 localparam（应报错），确认 localparam 不可外部访问。运行综合，检查资源报告，确认两个实例占用不同位宽的寄存器。仿真通过后，上板验证（如 LED 闪烁频率不同），确认参数化成功。本文原创，作者：二牛学FPGA，其版权均为FPGA线上课程平台｜最全栈的FPGA学习平台｜FPGA工程师认证培训所有。
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