Verilog有限状态机（FSM）编码实践指南：一段式、两段式与三段式对比

4小时前

有限状态机（Finite State Machine, FSM）是数字逻辑设计的核心范式，广泛应用于控制流、协议实现与序列检测等场景。在Verilog HDL中，FSM的编码风格直接决定了设计的可读性、可维护性、综合质量以及时序性能。本文将以序列检测器为例，系统对比一段式、两段式与三段式FSM的编码方法，提供从快速上手到原理剖析的完整实施指南，帮助您根据设计复杂度与性能需求选择最优编码风格。

快速上手指南

步骤1：环境准备 – 安装Vivado 2022.1或更高版本，准备一块支持Verilog-2001标准的FPGA开发板（如基于Xilinx Artix-7的Basys3）。
步骤2：创建工程 – 在Vivado中新建RTL工程，选择目标器件。
步骤3：编写三段式FSM模板 – 创建新的Verilog源文件，复制下文“实施步骤”中提供的三段式FSM模板代码。
步骤4：定制状态与逻辑 – 根据控制需求，修改parameter或localparam定义的状态名，并在组合逻辑always @(*)块中编写状态转移条件与输出逻辑。
步骤5：添加时钟约束 – 在XDC约束文件中，为时钟端口添加基础约束，例如：create_clock -period 10.000 -name clk [get_ports clk]。
步骤6：综合与实现 – 依次运行“Synthesis”和“Implementation”。
步骤7：检查报告 – 查看综合报告中的“HDL Synthesis”部分，确认状态机被识别为FSM；检查时序报告确保无违例。
步骤8：行为仿真（可选） – 编写自检（Self-checking）Testbench，使用Vivado Simulator或ModelSim进行仿真，验证功能正确性。
验收点：综合报告正确推断FSM，时序报告满足约束（WNS ≥ 0），仿真波形功能符合预期。

前置条件与环境

项目	推荐值/说明	替代方案/注意点
目标器件/平台	Xilinx Artix-7 xc7a35t (如Basys3)	Altera Cyclone IV/V, Lattice iCE40等通用FPGA均可。编码风格与器件无关。
EDA工具版本	Vivado 2022.1 或 Quartus Prime 20.1+	需支持Verilog-2001标准。旧版本对FSM的推断与优化可能较弱。
仿真工具	Vivado Simulator (XSim)	ModelSim/QuestaSim, Icarus Verilog (iverilog) + GTKWave。
设计语言标准	Verilog-2001 (IEEE Std 1364-2001)	SystemVerilog (IEEE Std 1800-2017) 可提供更丰富的枚举类型和结构。
时钟与复位	单一时钟域，低电平有效的异步复位。	同步复位亦可，但需在复位逻辑和时序约束上做相应调整。
关键约束文件	XDC (Xilinx) 或 SDC (Intel) 约束文件	必须包含主时钟定义。根据设计添加输入输出延迟及伪路径约束。
代码规范	使用`parameter`或`localparam`定义状态编码	避免使用“魔数”（Magic Number）直接赋值状态寄存器，提升可读性与可维护性。
验证环境	自检（Self-checking）Testbench	Testbench应能自动比对输出与预期值，并报告通过/失败，提高验证效率。

目标与验收标准

功能正确：实现一个能完成特定控制流程（如序列检测“1011”）的FSM，仿真波形与设计规格完全一致。
编码规范：根据设计复杂度，正确选择并应用一段式、两段式或三段式编码风格，代码清晰易读。
工具友好：综合工具（Vivado/Quartus）能正确识别并优化为FSM，在报告中显示状态转换图。
时序收敛：在目标时钟频率（如100MHz）下无建立时间（Setup）或保持时间（Hold）违例。
资源可控：理解不同编码风格对触发器（FF）和查找表（LUT）消耗的影响，资源使用在预期范围内。
验收方式：通过仿真波形、综合报告中的FSM识别信息、时序报告中的WNS（最差负裕量）≥ 0以及资源利用率报告进行综合验证。

实施步骤

阶段一：工程结构与模块定义

首先创建一个顶层模块，明确输入输出端口。建议将FSM单独封装为一个模块（如fsm_seq_detect），以提高代码的模块化程度，便于复用和验证。

module fsm_seq_detect (
    input wire clk,
    input wire rst_n,     // 低电平有效异步复位
    input wire data_in,   // 串行输入数据
    output reg det_out    // 检测到序列时输出高电平
);
    // 使用 localparam 定义状态编码，避免“魔数”
    localparam S_IDLE  = 3'd0;
    localparam S_1     = 3'd1;
    localparam S_10    = 3'd2;
    localparam S_101   = 3'd3;
    localparam S_1011  = 3'd4; // 检测成功状态

    reg [2:0] current_state, next_state;
    // 三段式FSM代码将在此插入
endmodule

阶段二：关键模块编码 – 三种风格对比

以下以检测序列“1011”为例，展示三种编码风格。理解其区别是选择合适风格的关键。

1. 一段式FSM（单always块）

特点与风险：将所有逻辑（状态转移和输出）置于一个同步always块中。代码紧凑，但组合逻辑与时序逻辑混合，可能导致输出出现毛刺，且不利于综合工具进行特定优化（如状态编码优化）。在复杂设计中调试困难，一般不推荐使用。

// 一段式示例（序列检测“1011”的部分逻辑，不推荐用于实际工程）
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        current_state &lt;= S_IDLE;
        det_out &lt;= 1&#039;b0;
    end else begin
        case (current_state)
            S_IDLE: begin
                det_out &lt;= 1&#039;b0;
                if (data_in) current_state &lt;= S_1;
                else current_state &lt;= S_IDLE;
            end
            S_1: begin
                det_out &lt;= 1&#039;b0;
                if (!data_in) current_state &lt;= S_10;
                else current_state &lt;= S_1;
            end
            // ... 其他状态转移与输出逻辑混合编写
            S_101: begin
                det_out &lt;= 1&#039;b0;
                if (data_in) begin
                    current_state &lt;= S_1011;
                    det_out &lt;= 1&#039;b1; // 输出逻辑与状态转移在同一拍生效
                end else begin
                    current_state &lt;= S_IDLE;
                end
            end
            S_1011: begin
                det_out &lt;= 1&#039;b0; // 成功状态只维持一拍
                if (data_in) current_state &lt;= S_1;
                else current_state &lt;= S_IDLE;
            end
            default: current_state &lt;= S_IDLE;
        endcase
    end
end

2. 两段式FSM（两个always块）

特点与机制：使用两个always块。第一个时序块负责状态寄存器更新，第二个组合块负责计算下一状态和输出。这种风格分离了时序与组合逻辑，结构比一段式清晰。但输出由组合逻辑直接产生，同样可能存在毛刺，且输出依赖于当前输入和当前状态，属于“米利型（Mealy）”输出，若要求“摩尔型（Moore）”输出（仅依赖于状态）则需注意。

// 两段式FSM示例
// 第一段：时序逻辑，状态寄存器更新
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        current_state &lt;= S_IDLE;
    else
        current_state &lt;= next_state;
end

// 第二段：组合逻辑，计算下一状态与输出
always @(*) begin
    // 默认赋值，避免锁存器
    next_state = current_state;
    det_out = 1&#039;b0;

    case (current_state)
        S_IDLE: begin
            if (data_in) next_state = S_1;
        end
        S_1: begin
            if (!data_in) next_state = S_10;
        end
        S_10: begin
            if (data_in) next_state = S_101;
            else next_state = S_IDLE;
        end
        S_101: begin
            if (data_in) begin
                next_state = S_1011;
                det_out = 1&#039;b1; // 组合逻辑输出，检测到即变高
            end else begin
                next_state = S_IDLE;
            end
        end
        S_1011: begin
            if (data_in) next_state = S_1;
            else next_state = S_IDLE;
        end
        default: next_state = S_IDLE;
    endcase
end

3. 三段式FSM（三个always块，推荐）

特点与优势：这是业界最推荐的编码风格。明确分为三个部分：时序状态更新、组合下一状态判断、时序（或组合）输出生成。其核心优势在于：

无毛刺输出：如果将输出逻辑也放在同步时序块中（如下例），输出将和状态寄存器一起在时钟边沿更新，彻底消除毛刺，提高系统稳定性。
综合友好：清晰的结构让综合工具更容易识别FSM并进行优化（如选择安全的状态编码方式）。
易于维护与调试：每个always块功能单一，代码逻辑清晰，便于阅读、修改和调试。

// 三段式FSM示例（推荐）
// 第一段：时序逻辑，状态寄存器更新
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        current_state &lt;= S_IDLE;
    else
        current_state &lt;= next_state;
end

// 第二段：组合逻辑，计算下一状态
always @(*) begin
    next_state = current_state; // 默认保持当前状态
    case (current_state)
        S_IDLE: if (data_in) next_state = S_1;
        S_1:    if (!data_in) next_state = S_10;
        S_10:   if (data_in) next_state = S_101;
                else next_state = S_IDLE;
        S_101:  if (data_in) next_state = S_1011;
                else next_state = S_IDLE;
        S_1011: if (data_in) next_state = S_1;
                else next_state = S_IDLE;
        default: next_state = S_IDLE;
    endcase
end

// 第三段：时序逻辑，寄存器输出（摩尔型输出，无毛刺）
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        det_out &lt;= 1&#039;b0;
    else begin
        // 输出仅由当前状态决定，是摩尔型状态机
        case (next_state) // 注意：这里判断的是“下一状态”
            S_1011: det_out &lt;= 1&#039;b1;
            default: det_out &lt;= 1&#039;b0;
        endcase
    end
end

// 注：若希望输出是米利型（即也依赖于输入），可将判断条件放入组合逻辑，
// 但最终输出仍需通过寄存器打拍以消除毛刺。

验证结果与报告解读

完成编码与约束后，运行综合与实现。验证的关键在于解读工具报告：

综合报告：在Vivado的“Synthesis Report”中，展开“HDL Synthesis” → “State Machine Recognition”。若设计被正确识别，将看到状态机名称、状态数量及编码方式（如Binary, One-hot）。这是编码风格是否“工具友好”的直接证明。
时序报告：查看“Timing Report”中的“Worst Negative Slack (WNS)”。WNS ≥ 0 表示在当前约束下时序收敛。三段式FSM由于输出经过寄存，其输出路径的时序通常更易满足。
资源报告：对比不同编码风格在“Utilization Report”中消耗的LUT和FF数量。一段式和两段式可能因为输出未寄存而节省少量FF，但可能以牺牲时序性能和稳定性为代价。

常见问题与排障

状态机未被识别为FSM：检查代码是否符合三段式结构，避免在状态转移逻辑中嵌入复杂的算术运算。确保使用parameter定义状态，而非直接使用数字。
仿真中出现锁存器（Latch）警告：在组合逻辑always @(*)块中，必须为所有条件下输出的信号赋默认值，或在每个case分支中都明确赋值，否则会推断出锁存器。
输出有毛刺：这是两段式或组合输出FSM的典型问题。解决方案是采用三段式，并将输出在时序always块中寄存。
状态转移错误：仔细检查状态转移图与case语句中的条件是否一一对应。使用仿真工具逐步调试，或添加调试信号输出当前状态值。

扩展与进阶

掌握基础编码后，可进一步探索以下主题以优化设计：

状态编码优化：了解二进制编码（Binary）、独热编码（One-hot）、格雷码（Gray Code）的区别及其对速度、面积和功耗的影响。综合工具通常可自动选择，但关键路径可手动指定。
安全状态机设计：通过default分支或使用综合属性（如Synopsys的full_case parallel_case，需谨慎）确保状态机完备，避免上电后进入未知状态。
SystemVerilog增强：使用enum枚举类型定义状态，使代码更安全、更易读，并减少编码错误。
多段式输出：对于复杂输出逻辑，可将第三段输出逻辑进一步拆分为多个always块，分别控制不同的输出信号。

参考与附录

IEEE Standard for Verilog Hardware Description Language (IEEE Std 1364-2001).
Xilinx. Vivado Design Suite User Guide: Synthesis (UG901). 详细介绍了Vivado对FSM的推断与优化策略。
Clifford E. Cummings. “Coding Styles for Finite State Machines in Verilog.” Sunburst Design, Inc. 经典论文，深入探讨了各种FSM编码风格及其优劣。
附录：代码模板：上文提供的三段式FSM代码是一个完整、可综合的模板，可直接用于项目基础框架。

通过本指南的步骤实践与原理分析，您应能根据具体设计场景（对面积、速度、稳定性的不同要求），在清晰理解其内部机制与风险边界的基础上，选择并实现最合适的FSM编码风格。