Verilog阻塞与非阻塞赋值：设计指南与常见陷阱解析

3小时前

在Verilog硬件描述语言中，阻塞赋值（=）与非阻塞赋值（<=）是两种核心的赋值方式，它们直接决定了数字电路的行为模型与仿真结果。理解其本质差异并规避常见陷阱，是编写可综合、可预测RTL代码的关键。本文将作为一份实施指南，引导您从概念到实践，系统地掌握这两种赋值方式。

快速概览

阻塞赋值（=）的行为类似于软件编程中的顺序执行：语句按书写顺序依次执行，赋值操作会“阻塞”后续语句的执行，直到当前赋值完成。它通常用于描述组合逻辑。

非阻塞赋值（<=）则模拟了硬件并行性：在同一个always块中，所有非阻塞赋值语句的右值计算是同时（在时钟沿或事件触发时刻）进行的，而左值的更新则被“安排”到该时刻结束时才统一发生。它专为描述时序逻辑（如寄存器）而设计。

前置条件与目标

在开始具体实践前，请确保您已具备以下基础：

理解Verilog的基本语法与always块结构。
具备数字电路中组合逻辑与时序逻辑的基本概念。
拥有可运行的Verilog仿真环境（如ModelSim、VCS等）。

本指南的目标是让您能够：

清晰区分阻塞与非阻塞赋值的语义与适用场景。
遵循业界最佳实践，编写出仿真与综合结果一致的RTL代码。
识别并避免因混用赋值方式导致的常见设计错误。

核心机制与原因分析

要正确运用，必须理解其底层机制。Verilog仿真器内部维护着一个事件队列，分为“活跃事件”、“非阻塞赋值更新事件”等区域。阻塞赋值属于“活跃事件”，会立即计算并更新左值，从而可能影响同一时刻后续语句的右值计算。而非阻塞赋值则分为两步：在“活跃事件”阶段计算右值，然后将左值更新操作排入“非阻塞赋值更新事件”区域，待当前仿真时刻的所有活跃事件都处理完毕后，才统一执行这些更新操作。这种机制确保了在描述一组寄存器同时被时钟驱动时，其行为与真实硬件一致。

实施步骤与最佳实践

步骤一：明确设计意图（组合逻辑 vs. 时序逻辑）

组合逻辑：输出仅取决于当前输入，无记忆功能。使用always @(*)块，并全部使用阻塞赋值（=）。这能确保代码顺序执行，正确描述信号间的组合依赖关系。
时序逻辑：输出取决于当前输入和电路之前的状态（通常由时钟沿触发）。使用always @(posedge clk)块，并全部使用非阻塞赋值（<=）。这能确保所有寄存器在时钟沿同步更新，避免仿真竞争条件。

步骤二：编写可综合的RTL代码

遵循黄金法则：在描述时序逻辑的always块中使用非阻塞赋值；在描述组合逻辑的always块中使用阻塞赋值。 切勿在同一个always块中混合使用两种赋值方式（针对同一变量）。

步骤三：通过仿真验证行为

编写测试平台（Testbench），对您的设计进行仿真。观察关键信号在时钟沿的变化，确认时序逻辑的更新是否符合预期（例如，寄存器的新值是否在时钟沿之后才出现）。

常见陷阱与排障指南

陷阱一：在时序always块中使用阻塞赋值

现象：仿真结果可能依赖于代码书写顺序，导致“先写先得”的软件式行为，与硬件并行性不符。综合后电路可能无法正常工作或产生锁存器。

排障：检查所有时钟触发的always块，确保其中的赋值符号均为<=。

陷阱二：在组合always块中使用非阻塞赋值

现象：仿真时输出会比输入延迟一个Δ时间（仿真最小时间单位），可能导致组合逻辑环路无法在单一时钟周期内稳定，或者仿真与综合结果出现细微差异。

排障：检查所有always @(*)或敏感列表为纯组合信号的always块，确保使用=进行赋值。

陷阱三：使用非阻塞赋值对同一变量进行多次赋值

现象：在同一个always块中，对同一寄存器变量进行多次非阻塞赋值，只有最后一次赋值会生效（因为更新是同时的，后者覆盖前者）。这常常是编码错误。

排障：审查代码逻辑，确保对每个寄存器在每个条件分支下最多只赋值一次。若需复杂条件赋值，可使用if-else或case语句确保互斥。

验证结果与风险边界

成功应用本指南后，您的设计应表现出：

仿真确定性：无论仿真器内部调度算法如何，代码行为都保持一致。
可综合性：RTL代码能够被综合工具正确地映射为预期的组合电路或寄存器。
与硬件一致性：仿真模型的行为最大限度地接近最终实现的硬件电路。

风险边界提示：本指南主要针对同步数字设计。在以下场景需额外注意：

仿真初始化：非阻塞赋值的初始值更新也在“非阻塞赋值更新事件”中，可能与初始化块（initial）的执行顺序有关，需注意仿真时间0时刻的行为。
门级仿真：综合后门级网表的行为由基本门单元和寄存器的时序决定，此时赋值方式的概念已不存在，但前期RTL编码的正确性是基础。
异步设计：涉及异步复位、锁存器（Latch）或纯异步电路时，赋值方式的选择需要更加谨慎，并需进行严格的时序分析。

扩展应用

在深入理解基本原理后，可以探索更复杂的模式：

管道（Pipeline）设计：非阻塞赋值是构建流水线的天然工具，可以优雅地实现数据沿时钟节拍向前传递。
跨时钟域信号处理：在同步器设计中，使用非阻塞赋值进行多级寄存器打拍，是避免亚稳态传播的标准方法。

参考与附录

主要参考：IEEE Std 1364-2005 (Verilog语言标准) 中关于调度语义的章节。

附录：简单代码示例对比

// 示例1：正确的时序逻辑（使用非阻塞赋值）
always @(posedge clk) begin
    reg_a &lt;= data_in; // 时钟沿到来时，data_in的值被“安排”给reg_a
    reg_b &lt;= reg_a;   // 此时reg_a仍是旧值，因此reg_b获得的是reg_a上一个时钟周期的值
end
// 实现了一个简单的移位寄存器。

// 示例2：错误的混用（可能导致仿真与综合 mismatch）
always @(posedge clk) begin
    reg_a = data_in; // 阻塞赋值，立即更新
    reg_b &lt;= reg_a;  // 非阻塞赋值，此时reg_a已是新的data_in值
end
// 仿真中，reg_b似乎与reg_a同时得到新值；但综合工具可能无法生成预期电路。

通过遵循本指南的结构化步骤，深入理解其机制，并警惕常见陷阱，您将能稳健地运用Verilog的赋值语句，构建出可靠、可预测的数字系统。