Verilog的历史

Verilog最初由Gateway Design Automation Inc.在1984年左右作为专有硬件建模语言开始。有传言称，原始语言的设计采用了当时最受欢迎的HDL语言HiLo以及C等传统计算机语言的功能。当时，Verilog没有标准化，在1984年至1990年发布的所有修订中，语言都进行了修改。

Verilog模拟器于1985年开始首次使用，并大幅扩展到1987年。实现是Gateway出售的Verilog模拟器。第一个主要扩展是Verilog-XL，它增加了一些功能，并实现了臭名昭著的“XL算法”，这是一种非常有效的门级模拟方法。

时间是1990年底。Cadence Design System当时的主要产品包括薄膜过程模拟器，它决定收购网关自动化系统。Cadence与其他Gateway产品一起，现在成为Verilog语言的所有者，并继续将Verilog作为一种语言和模拟器进行营销。与此同时，Synopsys正在使用Verilog营销自上而下的设计方法。这是一个强大的组合。

1990年，Cadence认识到，如果Verilog仍然是一个封闭的语言，标准化的压力最终将导致该行业转向VHDL。因此，Cadence组织了Open Verilog International（OVI），并于1991年为其提供了Verilog硬件描述语言的文档。这是“打开”语言的事件。

OVI为改进《语言参考手册》（LRM）做了大量工作，澄清了事情，并使语言规范尽可能独立于供应商。

很快，人们意识到，如果Verilog市场上的公司太多，每个人都可能都想做Gateway迄今为止所做的——为了自己的利益而改变语言。这将破坏将该语言发布到公共领域的主要目的。因此，1994年成立了IEEE 1364工作组，将OVI LRM转变为IEEE标准。这项工作以1995年成功投票结束，Verilog于1995年12月成为IEEE的标准。

当Cadence向OVI提供LRM时，几家公司开始开发Verilog模拟器。1992年，宣布了其中的第一个，到1993年，Cadence以外的公司提供了几个Verilog模拟器。其中最成功的是VCS，来自时间模拟的Verilog编译模拟器。这是一个真正的编译器，而不是解释器，这就是Verilog-XL。因此，编译时间很长，但模拟执行速度要快得多。

与此同时，Verilog和PLI的受欢迎程度呈指数级增长。Verilog作为HDL发现的崇拜者比格式良好、联邦资助的VHDL多。OVI的人们意识到需要一个更普遍接受的标准只是时间问题。因此，OVI董事会要求IEEE成立一个工作委员会，将Verilog确立为IEEE标准。1364工作委员会成立于1993年年中，并于1993年10月14日举行了第一次会议。

该标准将Verilog语言语法和PLI合并成一卷，于1995年5月通过，现称为IEEE Std。1364-1995。

多年后，Verilog增加了新功能，新版本名为Verilog 2001。这个版本似乎修复了Verilog 1995的许多问题。这个版本叫1364-2001。