2026年，FPGA校招面试被问如何用Verilog实现一个基于AXI4-Stream的实时视频HDR融合加速器，多曝光帧对齐和权重计算怎么设计流水线才能不丢帧？

3小时前

今年秋招面试官让我手撕Verilog实现HDR融合，要求支持三帧不同曝光图像输入，通过AXI4-Stream接口实时处理1080p60帧。我卡在了帧对齐和权重计算的流水线设计上，面试官说我的方案会导致数据冒险和帧率不达标。有没有大佬分享下具体怎么用行缓冲实现帧对齐？权重计算用LUT查表还是实时计算更省资源？

HDL小白

这家伙真懒，几个字都不愿写！

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