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2026年，FPGA工程师面试手撕Verilog实现AXI4-Stream实时图像缩放，双线性插值行缓冲怎么设计才能省BRAM？

数字电路学习者数字电路学习者
就业招聘
5小时前
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最近在准备FPGA校招，看到很多面经里提到手撕Verilog实现AXI4-Stream的实时图像缩放。我理解双线性插值需要缓存两行数据，但行缓冲用BRAM还是分布式RAM更省资源？如果输入是1080p，行缓冲深度怎么算？面试官会追问流水线深度和延迟吗？求大佬分享具体设计思路和避坑点。
数字电路学习者

数字电路学习者

这家伙真懒，几个字都不愿写！
4102900
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