FPGA线上课程平台｜最全栈的FPGA学习平台｜FPGA工程师认证培训
登录
首页-所有问题-就业招聘-正文

2026年FPGA校招，手撕Verilog实现AXI4-Stream的实时JPEG压缩加速器，DCT和量化流水线怎么设计才能拿满分？

FPGA萌新上路FPGA萌新上路
就业招聘
2天前
0
0
10
面试官让我手撕一个支持AXI4-Stream的实时JPEG压缩加速器，重点在DCT变换和量化表的流水线设计。我用了二维DCT的行列分解，但面试官说量化部分吞吐量不够。请问怎么把DCT和量化级联起来实现流水线，确保每时钟周期输出一个像素？还有量化表的存储和查表怎么优化BRAM？有没有标准的设计模板？
FPGA萌新上路

FPGA萌新上路

这家伙真懒，几个字都不愿写！
191.34K2.41K
分享：
2026年FPGA大赛备赛只剩三周，做实时语音识别，国产高云FPGA的DSP和BRAM都不够，有没有快速剪枝和量化的实操步骤？上一篇
2026年FPGA大赛用高云FPGA做实时手势识别，模型量化后精度掉到60%，除了知识蒸馏还有哪些低成本恢复技巧？下一篇
FPGA线上课程平台｜最全栈的FPGA学习平台｜FPGA工程师认证培训
还没有人回答，第一个参与下？
我要回答
回答被采纳奖励100个积分
FPGA线上课程平台｜最全栈的FPGA学习平台｜FPGA工程师认证培训
请先登录