2026年FPGA校招，面试官问Verilog实现AXI4-Stream的实时视频缩放，双线性插值行缓冲怎么设计流水线才能拿满分？

11小时前

今年秋招面了几家做AI加速器的公司，面试官让我手撕Verilog实现一个支持AXI4-Stream的实时视频缩放模块，要求从1080p缩到720p，用双线性插值。我写了行缓冲和插值流水线，但面试官追问行缓冲深度怎么算、插值系数怎么实时生成、流水线怎么避免气泡。求大佬指点一个能拿满分的设计思路，最好有代码框架和时序图。

HelloWorld

这家伙真懒，几个字都不愿写！

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