2026年，FPGA工程师面试被问AXI4-Stream数据包重排序，如何用Verilog实现乱序重排引擎？

23小时前

最近面试被问到一个挺刁钻的题：如何在FPGA里用Verilog实现一个AXI4-Stream接口的乱序数据包重排序引擎？要求支持动态配置窗口大小，并且最大延迟不能超过200个周期。我查了一些资料，感觉涉及到tag管理和多级FIFO的调度，但具体怎么设计流水线状态机、怎么处理超时重发机制还是没底。有没有面过类似题的大佬指点一下？最好能给出一个模块划分和关键代码思路。

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这家伙真懒，几个字都不愿写！

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