2026年，FPGA工程师面试被问如何用Verilog实现一个支持AXI4-Stream的实时光流加速器，如何从Lucas-Kanade算法和流水线角度优化？
最近在准备2026年秋招，面了几家AI芯片公司，面试官问如何用Verilog实现一个支持AXI4-Stream的实时光流加速器，基于Lucas-Kanade算法。我知道要处理图像梯度计算和矩阵求解，但不知道怎么划分流水线才能满足实时性，还涉及到数据复用和行缓存。有没有大佬分享下设计思路，从算法简化到硬件架构，以及面试时怎么回答才显得有深度？
芯片测试初学者
