2026年，FPGA工程师面试被问如何用Verilog实现一个支持AXI4-Stream的Sobel边缘检测加速器，如何从行缓冲和流水线划分角度设计？
最近面试了一家中型AI芯片公司，面试官问了一个很具体的问题：用Verilog实现一个支持AXI4-Stream的Sobel边缘检测加速器。我之前只做过简单的图像处理项目，对AXI总线协议和流水线优化不太熟。他说要从行缓冲的设计和流水线划分角度回答，我当场有点懵。请问具体应该怎么划分Sobel的三个卷积核计算步骤，以及行缓冲的大小怎么确定？还有，如何确保AXI4-Stream的数据流不会因为计算延迟而断流？
嵌入式初学者
