2026年，自学FPGA两年但简历只有课程作业，如何通过基于FPGA的实时视频边缘检测项目（Sobel+Zynq）提升面试竞争力？
我自学FPGA两年了，但简历上只有学校课程作业（流水灯、UART、I2C），面试时经常被问项目经验不足。现在想做一个基于Zynq的实时视频边缘检测项目，用Sobel算子，摄像头输入，HDMI输出。但不知道如何用HLS优化，以及如何解决AXI总线带宽瓶颈（比如摄像头数据流和DDR访问冲突）。请问这个项目需要多少开发板预算？有没有开源代码可以参考？做完后如何包装进简历？
Verilog入门生
