2026年秋招，数字IC前端笔试常考用Verilog实现一个支持AXI4-Stream的多通道数据包合并器，如何从状态机设计和带宽分配角度系统准备？

1小时前

最近刷牛客和CSDN发现，很多公司笔试都爱考AXI4-Stream相关的设计题。我遇到一道题：要求实现一个多通道数据包合并器，能把多个输入流合并成一个输出流，同时保证带宽公平。我试着用状态机写，但总在数据冲突和握手信号上出问题。请问从状态机设计和带宽分配角度，该怎么系统准备这类题？

这家伙真懒，几个字都不愿写！

13601

还没有人回答，第一个参与下？

我要回答

回答被采纳奖励100个积分

请先登录