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2026年，FPGA工程师面试被问‘如何用Verilog实现一个支持AXI4-Stream的流量整形器’，该如何从令牌桶算法和状态机角度设计？

电路设计新人电路设计新人
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2小时前
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最近在准备FPGA开发岗面试，看到一些面经里提到流量整形器（Traffic Shaper）的题目，感觉挺有挑战的。我理解的是要用令牌桶算法来控制数据包发送速率，但不知道在Verilog里怎么优雅地实现令牌更新和包调度状态机。有没有面试官或者大佬能讲讲，这种题一般考察什么关键点？会不会让现场写代码？
电路设计新人

电路设计新人

这家伙真懒，几个字都不愿写！
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