FPGA萌新上路亚稳态和跨时钟域（CDC）问题最玄学，可能跑一万次错一次，重现都难。头疼在于它不是总出错，但足以让产品不可靠。我的排查思路：除了用同步器，一定要做CDC约束（比如set_false_path），让工具知道哪些路径不用检查时序。Vivado/SpyGlass有CDC分析工具，可以静态检查设计中的CDC问题，推荐用，能在早期发现隐患。
上板调试时，可以用ILA抓取跨时钟域的信号，但触发条件要设好，比如抓取目标时钟域信号在变化时源时钟域的状态。技巧是：把可能亚稳态的信号，用两个触发器在目标时钟域打两拍后再使用，并且尽量把控制信号变成脉冲（握手）或格雷码（计数器）。经验是：对CDC保持敬畏，设计时严格按规范来。
我觉得最难搞的是系统级性能问题，比如整个系统数据吞吐量不达标，或者延迟太大。各个模块单独仿真都OK，但联调就出问题。这需要一套方法：首先做系统级仿真（用SV/UVM稍微大点），验证数据流和背压机制。上板后，用Vivado的System ILA和AXI Protocol Checker这类工具，监控AXI总线等接口的实际交易，看有没有死锁、带宽不够。
Debug Hub确实强大，可以把多个监控点（ILA、VIO、AXI监控）集成到一个视图里，关联分析。另外，学会写一些简单的脚本（Tcl/Python）来自动化测试和抓取数据，比手动点效率高很多。核心思路是：把系统数据流可视化，找到瓶颈点。
资源利用率异常高，导致布局布线困难甚至失败。这问题前期没发现，到后期改起来牵一发动全身。头疼。我的方法是：先用综合后的资源报告，看是哪种资源（LUT、FF、BRAM、DSP）爆了。然后分析代码：是不是有不该综合的循环？状态机编码是不是太浪费？算法实现能不能用更省资源的方式（比如时分复用）？
高级技巧：Vivado的RTL分析视图可以看综合后的网表结构，能直观发现哪些模块吃资源多。另外，对于DSP或BRAM密集型设计，可以用CORE Generator或IP Catalog来生成优化过的模块，比自己写更省面积。方法论就是：面积和性能要权衡，一开始就要有预估。
功能仿真通过，上板不对，这个太常见了。我遇到最诡异的一次是复位信号的问题，仿真时复位是理想的，但板子上电源爬升时间影响了复位释放，导致状态机跑飞了。排查思路：首先怀疑时钟和复位，用ILA抓一下实际波形，看看和仿真假设是否一致。其次，检查引脚约束对不对，电平标准、上下拉有没有设错。
工具的话，除了ILA，Vivado的硬件管理器（Hardware Manager）和Debug Hub可以同时监控多个ILA核心，挺方便的。另外，对于一些底层问题，示波器逻辑分析仪还是终极武器，看实际信号眼图、毛刺，比片内逻辑分析仪更直接。
最头疼的肯定是时序问题，尤其是跨时钟域和I/O接口的时序。代码功能都对，但上板就是不稳定，偶尔出点错，抓狂。我的排查思路是：先用时序报告看关键路径，分析是不是逻辑级数太多或者扇出太大。对于跨时钟域，一定用同步器，并且做好约束。工具方面，Vivado/Quartus的时序分析报告必须看熟，Vivado里用Tcl脚本批量约束挺高效的。另外，SignalTap和ILA抓亚稳态的毛刺波形，有时候能发现同步器没覆盖到的边沿情况。
经验之谈：前期设计时就要有时序意识，别等后期再修，那会非常痛苦。
