求分享新鲜的FPGA工程师面经，从笔试到HR面的全过程！

刚面完一家做通信设备的，热乎的。笔试一小时，全是线上，摄像头盯着。题目分三块：20道单选/多选，考基础，比如建立保持时间计算、亚稳态、跨时钟域方法、FIFO深度计算、状态机编码区别。5道简答，手写代码居多，让我写了个序列检测器的状态机（三段式），还有用Verilog实现异步FIFO的读写指针同步逻辑。最后两道大题，一道是给了一个时序图，分析为什么有毛刺，怎么消除；另一道是系统设计题，要求设计一个带AXI接口的图像预处理模块，描述架构和关键路径优化。

技术面三轮，每轮都深挖项目。一轮是未来的直属组长，问得最细。我项目里用了高速SerDes，他就问眼图测试怎么做的，抖动分离的概念，PLL和CDR区别。手撕代码是在白板上画了一个时钟分频电路，要求50%占空比，且能处理输入时钟突然停止的情况。二轮是部门经理，问系统层面的，比如项目里FPGA和CPU怎么分工，数据传输瓶颈在哪，有没有用过PCIe的DMA。三轮是交叉面，另一个组的资深工程师，问了很多验证相关的问题，比如UVM的phase机制，如何构造带约束的随机测试，覆盖率怎么收敛的。

HR面主要聊职业规划、离职原因、期望薪资。谈薪技巧就是一定要提前查一下市场价，比如看offershow或者问猎头，给自己定个范围。他们问期望时，可以说“基于目前市场水平和我的经验，我希望是XX万到XX万”，或者反问“公司对这个职位的预算范围是多少？” 如果手上有其他offer，可以适当提一下（但别显得炫耀），增加议价能力。最后还问了入职时间，和是否接受加班。整个过程感觉基础扎实、项目门儿清最重要，表达要清晰。祝你好运！

2024年初拿的自动驾驶公司的offer。他们笔试特别重视C++和Verilog混合考察，有题目是关于SV和UVM的，虽然岗位是FPGA但明显想招有验证思维的人。还有一道算法题，让写个FIFO的C模型。

技术面有三轮，每轮都超过一小时。问题非常深入，比如：如何优化一个关键路径很长的组合逻辑？是否用过DSP48或BRAM的级联功能？在项目中如何做形式验证？有一轮专门考了FPGA在自动驾驶里的实时性保证，比如传感器数据融合的流水线设计，怎么用BRAM做双缓冲。

HR面除了常规问题，特别问了是否愿意转方向（比如做一点嵌入式软件），因为他们是软硬协同的团队。谈薪技巧就是别先露底牌，可以反问公司的薪酬结构、奖金比例、期权怎么算，综合起来看package。

我面的是消费电子公司，流程很快。笔试有手撕代码，题目是设计一个可配置的时钟分频器，要求输出占空比可调，并写测试平台。还有问答题，比如用FPGA做DDR3控制器要注意什么，同步复位和异步复位的优缺点。

技术面两轮。第一轮面试官盯着我简历上的一个低功耗优化项目问，怎么用时钟门控、操作数隔离来降功耗，还问了从RTL到生成bit文件的全流程。第二轮更偏向系统，给了个简单的通信协议让我现场画时序图，并讨论如果协议时钟和质量不稳定，FPGA端怎么做容错设计。

HR面很常规，就是了解性格和团队协作。谈薪时我直接说了我的底线，并且把之前做的项目带来的价值量化了一下（比如优化后功耗降低了多少），感觉这样谈更有说服力。

刚面完一家做通信设备的，趁热乎分享一下。笔试是在线做的，有单选多选和编程。选择题覆盖数电基础、时序分析、跨时钟域处理、FPGA内部资源这些。编程题是写一个串并转换模块，要求有握手信号，并考虑资源优化。

技术面三轮。一轮是基础技术，问了建立保持时间、亚稳态、FIFO深度计算、状态机编码风格。二轮是项目深挖，我项目里用了AXI总线，问了很多细节，比如outstanding、突发传输、怎么保证数据一致性。三轮像是部门主管，问了一个场景题：如果设计一个图像预处理流水线，数据带宽很大，怎么规划架构和保证时序。

HR面主要问离职原因、职业规划、能否接受加班。谈薪时我报了比当前高30%的期望，HR压了一点，最后折中给了25%的涨幅。感觉有别的offer在手会更有底气。

分享个2023年底面试自动驾驶公司的经历。笔试很难，有算法题（用Verilog实现简单排序）、多时钟域设计分析题，还有一道关于Aurora协议的简答题。

技术面三轮，每轮都穿插手写代码。一面让写一个带握手的流水线模块，二面让写一个时钟分频（占空比可调），并分析亚稳态。三面总监面，问了很多系统问题：比如传感器数据到FPGA的链路延迟如何优化，怎么保证功能安全，以及有没有接触过形式验证工具。

HR面除了常规问题，特别问了是否愿意转岗或参与其他项目，以及长期职业目标。谈薪时我报了比当前高30%的期望，HR说需要综合评估，后来给到了25%。建议多刷基础题，项目中的数字（比如频率、 latency、资源）要记牢。

我面的是消费电子公司，2024年初的。笔试有选择题和编程题，选择题覆盖数电、信号处理、FPGA开发流程。编程题是写一个UART收发器，并考虑错误检测。

技术面两轮。第一轮直接让我讲最熟悉的项目，我讲的是基于Zynq的电机控制。问了PL和PS怎么交互，用了什么IP核，中断怎么处理。然后问了一些基础：同步复位异步释放的代码，锁存器和触发器的区别，时序约束的基本概念。

第二轮更偏向系统：问了DDR3的校准、Serdes的基础知识，以及如何调试一个上板后不工作的设计。我提到了用ILA抓信号，分段测试的方法。

HR面比较常规，问为什么选我们公司，能不能接受加班。谈薪时我说了目前薪资和期望涨幅，HR会压一点，我坚持了一下，最后给了个折中数。感觉项目讲清楚最重要。

刚面完一家做通信设备的，热乎的。笔试一小时，全是线上，摄像头盯着。题目分三块：Verilog编程（写个序列检测器、FIFO，还有跨时钟域处理），数字电路基础（建立保持时间计算、状态机设计），以及少量C语言（指针和内存操作）。最后有两道简答题，问项目里遇到的最大挑战和解决思路。

技术面三轮，每轮45分钟左右。一面深挖项目，我做过一个图像处理的，问得很细：流水线怎么设计的，资源利用率多少，为什么用Block RAM不用Distributed RAM，时序违例怎么解决的。二面问得更底层和开放：SRAM和DRAM区别，AXI总线协议，低功耗设计方法，还让在白板上画了异步FIFO的结构。三面是部门主管，聊了职业规划，也问了两个场景题：比如要设计一个高速数据采集系统，你会考虑哪些关键点。

HR面主要确认入职时间、离职原因，也问了期望薪资。我的技巧是提前查了这公司的薪资范围（用offershow小程序），报了个中上限，并强调自己的项目匹配度。最后给了offer，比预期高一点。

分享个朋友的经验，他2023年面了一家消费电子公司。笔试线上进行，题目包括：Verilog改错（一段代码有组合逻辑环路）、跨时钟域处理方案选择、用状态机设计一个SPI主机。还有少量计算机组成原理题目。

技术面三轮，每轮45分钟左右。第一轮问基础：亚稳态的消除、FPGA内部资源（LUT、BRAM、DSP）的特点、时序约束怎么写。第二轮围绕项目，他做了视频编解码相关，被问到流水线设计和数据流控制，如何优化关键路径。第三轮是部门主管面，问了职业规划和技术兴趣方向，还出了个场景题：如何用FPGA加速一个算法模块。

HR面主要确认入职时间、期望薪资。他当时手里有另一个offer，所以谈薪比较主动，最终涨幅约35%。总结就是项目细节要烂熟于心，基础概念不能含糊。

我2024年初面过一家自动驾驶公司的FPGA岗。笔试有选择题和编程题，考了SystemVerilog的assertion用法、低功耗设计方法，还有一道用FPGA实现简单CNN卷积层的资源估算题。

技术面两轮，第一轮偏基础：同步复位异步释放的代码、时序分析中时钟偏斜的影响、FIFO深度计算的实际案例。第二轮全程聊项目，我做过高速接口（JESD204B），问得很细，比如链路建立过程、眼图测试遇到问题怎么调试。还问了是否用过Vivado的Debug工具，比如ILA。

HR面比较轻松，问了团队协作经历、对行业趋势的看法。谈薪时我提前查了该公司薪资范围，直接要了中上限，HR没还价就给了。建议多刷近年面经，现在很多公司会问AI加速相关的内容。

刚面完一家做通信设备的，热乎的。笔试一小时，全是线上，摄像头盯着。题目分三块：Verilog编程（写个异步FIFO，状态机检测序列）、数字电路基础（建立保持时间计算、跨时钟域方法）、还有几道逻辑题和C语言读代码。不算难，但时间紧。

技术面三轮，每轮都深挖项目。我简历里有个图像处理的FPGA项目，被问到怎么做的流水线优化，资源用了多少，时序违例怎么解决的。还问了AXI总线协议，具体到突发传输和outstanding。手撕代码让画了个APB总线的状态转移图。

HR面主要问离职原因、职业规划，能不能接受加班。谈薪时我报了比现在高30%，HR压了一点，最后给了25%涨幅。关键是要自信，把项目难点和解决方案讲清楚。

分享一下我的经历，面的是消费电子公司，做视频处理的。笔试题目比较传统，但考得很细，比如给一段有综合警告的代码让你改，或者给一个时序图让你写状态机。技术面我记得被问到一个问题：用FPGA实现一个1MHz正弦波，你会用什么方法？我回答了DDS，然后追问了相位累加器位宽、ROM表深度和杂散的关系。项目方面，一定要准备好数据流和控制流的细节，我被问到‘你设计的FIFO在几乎满和几乎空时，握手信号是怎么处理的’。HR面的时候，对方很看重学习能力和沟通能力，问我最近在看什么技术书籍，怎么和同事解释一个技术难点。谈薪技巧就是别先露底牌，可以反问公司薪资结构、年终奖几个月、调薪机制，综合判断。另外，现在很多公司有上机实操，限时在Vivado里建工程、仿真、看时序报告，平时要多练。

我面的是自动驾驶公司的FPGA岗，2024年初拿的offer。笔试有手撕代码，题目是实现一个带握手的AXI4-Lite从机接口，并写出测试点。技术面两轮，第一轮问得很广，从Verilog语法细节（比如阻塞非阻塞在组合和时序中的区别）、到功耗优化（门控时钟、操作数隔离）、再到高速接口（PCIe、DDR控制器调优）都涉及了。第二轮是部门主管面，主要聊项目，我做过雷达信号处理，他就问FFT IP核的配置、数据精度怎么保证、和软件怎么协同。还会给场景题，比如‘如果发现时序违例，你的排查思路是什么’。HR面除了常规问题，特别问了能否接受加班和出差，对团队合作的看法。谈薪时我展示了另一个offer，最终包涨了点。感觉现在面试不仅考你会不会，更考你思考问题的深度和解决实际问题的能力。