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只会Verilog写RTL,找不到FPGA工作怎么办?

Verilog小白在路上Verilog小白在路上
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3天前
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今年秋招投了很多FPGA开发工程师的岗位,但面试发现要求都好高。除了Verilog编码,还要求会时序约束、仿真验证(UVM)、高速接口(如PCIe、DDR)、甚至算法加速和软硬协同。我平时只在学校做过几个小模块,这些高级技能都不会。感觉很迷茫,现在应该重点补哪方面的知识才能达到企业的要求?
Verilog小白在路上

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这家伙真懒,几个字都不愿写!
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回答列表总数:1
  • 码电路的张同学

    码电路的张同学

    秋招确实挺打击人的,我去年也差不多,面了几家发现学校那点东西完全不够用。

    企业现在招人恨不得你一个人把全流程都包了,从写代码到上板调试都得会。光会写点简单的RTL模块,确实很难竞争。

    我觉得你现在最急的是把仿真验证和时序约束这两块补上。很多公司面试必问时序约束,setup/hold时间、时钟域交叉这些基础概念得门儿清。仿真的话不用一开始就硬啃UVM,先把SystemVerilog的验证方法学学,写点带断言和功能覆盖率的测试平台。

    高速接口和算法加速这些属于进阶技能了。如果时间紧,可以先重点了解一两种常用接口,比如AXI或者DDR的基本原理和时序。算法加速这块,知道怎么用HLS或者手写流水线结构就行,不用追求太深。

    其实还有个捷径,就是找个开源项目跟着做一遍。比如去GitHub上找个用FPGA做图像处理或通信的项目,从仿真到综合再到上板调试,完整走一遍流程。这个经历写在简历上比单纯说“学过”要有说服力得多。

    别太焦虑,大家刚出来都是半桶水。关键是把基础打牢,再挑一两个方向深入一下,让面试官觉得你有潜力能快速上手。

    3天前
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