基于 ZYNQMINI开发板一、文档实现功能介绍本文档实现对如何使用inout双向端口进行学习，通过inout端口，可以实现数据接收和发送，通过一根信号线的分时复用。本教程不对IIC时序单独讲解，大家可以看源代码分析学习，本教程仅学习INOUT双向端口。工程新建方法请参考文档《开发软件安装 和介绍/VIVADO简介及软件下新建ZYNQ工程教程》。二、Z…
基于 ZYNQMINI开发板一、文档实现功能介绍本文档实现在 VIVADO 下面新建一个FPGA开发工程，然后调用时钟锁相环IP通过输入的50M时 钟产生100M甚至更高的时钟源，在学习7系列的始终锁相环IP的使用的同时，学会如何在VIVADO下使 调用IP核。实现效果：锁相环时钟输出，最后驱动流水灯模块。 工程新建方法请参考文档《开发软 件安装和介绍/VIVADO简介及软…
——基于 ZYNQMINI开发板一、文档实现功能介绍本文档实现对设计生成的bit流，固化到FPGA启动配置的FLASH内。固化后，上电即可自动配置bit文 件，掉电不丢失。本文档针对只有FPGA代码的工程，如果涉及到ARM软件代码固化下载，后面的教程会 有专门章节进行补充学习。针对SD卡启动，方法类似。后面教程单独详细说明。工程新建方法请参考 文档《开发软件安装和介绍/VIVAD…
（基于 ZYNQMINI开发板）本文档实现对设计代码进行仿真，使用VIVADO自身的工具进行仿真，通过本教程学习如何使用VIVADO软件自带仿真功能。 工程新建方法请参考文档《开发软件安装和介绍/VIVADO简介及 软件下新建ZYNQ工程教程》。一、ZYNQ 工程建立起始页（或file->Project->New）创建新工程(CreateNew Project…
一、文档实现功能介绍本文档实现在 VIVADO 下面新建一个 FPGA 开发工程，然后采用时序和计数实现 LED的流水显示， 工程新建方法请参考文档《开发软件安装和介绍/VIVADO简介及软件下新建ZYNQ工程教程》。二、ZYNQ 工程建立起始页（或file->Project->New）创建新工程(CreateNew Project)向导起始页面点击…
always语句在Verilog中，always语句是用来描述组合逻辑或时序逻辑的重要语句。它的声明格式如下：always@(<敏感信号列表>)<语句块><敏感信号列表>中可以包含各种信号，如输入端口、寄存器或者其他内部信号，用于指定在这些信号发生变化时，<语句块>需要执行。在always语句中，<语句块&g…
这是一个简单的Verilog点灯模块，声明了一个时钟信号clk、一个复位信号rst_n和一个4位的输出寄存器led。在always@(posedgeclk)块中，使用了一个条件语句。如果复位信号rst_n为低电平（即复位有效），则将led寄存器的值设为0。否则，每当时钟上升沿到来时，将led寄存器的值设为4'b1111（二进制表示）。modulesy1(inp…
超声波模块`timescale1ns/1psmoduleSR_04(inputclk,inputrst_n,inputecho,//接收端，判断端口返回值output[15…
