2026年，FPGA工程师面试被问如何用Verilog实现一个AXI4-Stream实时视频缩放加速器，双线性插值和行缓冲怎么设计流水线？
最近在准备FPGA校招，看到很多面经里都会问AXI4-Stream实时视频缩放，特别是双线性插值和行缓冲的流水线设计。我理解的插值计算需要同时读取四行像素，但行缓冲怎么实现高效数据流？是直接用Shift Register还是Block RAM？另外，插值系数计算和像素加权求和怎么流水线化才能不拖帧率？求大佬分享一个能拿高分的Verilog实现思路，最好能画出状态机和数据流图。
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