2026年，FPGA工程师用Verilog实现AXI4-Stream实时视频拼接，双线性插值流水线怎么优化到1080p60帧？
最近在做一个FPGA实时视频拼接的项目，需要把两路1080p60的摄像头画面拼成全景。用的是Xilinx的Zynq平台，Verilog实现双线性插值。现在遇到的问题是，流水线深度和资源占用之间怎么平衡？我看到网上有说用行缓冲加乒乓操作，但具体到1080p60帧的带宽要求，BRAM和LUT的消耗怎么估算？有没有现成的AXI4-Stream接口设计可以参考？求有经验的工程师指点一下，最好能给出具体的流水线级数和缓存大小参数。
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