2026年，FPGA工程师面试被问如何用Verilog实现一个支持AXI4-Stream的实时JPEG-LS无损压缩加速器，如何从预测和编码流水线角度设计？
最近在准备FPGA校招面试，看到很多公司都在问AXI4-Stream实时视频加速器。我注意到JPEG-LS无损压缩在医疗和工业图像传输中很火，但网上几乎没有Verilog实现的讨论。面试官如果让我设计一个支持AXI4-Stream的实时JPEG-LS加速器，我应该怎么从预测器、上下文建模和Golomb编码的流水线角度回答？特别是如何避免编码过程中的反馈延迟影响流水线吞吐？求大佬指点，最好能给出模块划分和时序分析思路。
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