2026年，FPGA工程师面试被问如何用Verilog实现一个基于AXI4-Stream的实时边缘检测加速器，Sobel和Canny哪个更适合硬件实现？
最近在准备FPGA校招面试，看到很多公司都问AXI4-Stream接口的加速器设计。我想问一下，如果用Verilog实现一个实时边缘检测加速器，Sobel算子和Canny算子哪个更容易在FPGA上做硬件加速？从资源占用、流水线设计和实时性角度，哪个更适合面试回答？另外，Canny的非极大值抑制和双阈值在硬件里怎么实现比较高效？求有经验的大佬指点，最好能给个简单的架构思路。
代码焊工
